JPH03233779A - 論理シミュレーション回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の動作をシミュレートする論理シミュ
レーション回路に関する。

〔従来の技術〕

従来、ハードウェアによる論理回路のシミュレーション
方式は、次のような構成であった。

■シミュレーションを行うハードウェアは、論理ゲート
をシミュレートする複数のプロセッサと、ゲートの接続
関係をシミュレートする回路とで構成される。

■シミュレートされる論理回路は、コンパイラ等によっ
てゲート単位に展開され、各ブロセッジに割当てられる
。

■１つのプロセッサは、−度に１つの論理演宰を実行し
、その結果は接続先のプロセッサに転迫される。

（発明が解決しようとする課題〕 上述した従来のシミュレーション方式は、そｔぞれ以下
のような欠点がある。

■プロセッサが一度に１つの論理演算しか実＜”＋しな
いので、１つの論理ゲートをシミュレートする毎にその
出力結果を次に接続されるゲート全Ｍに一々転送しなけ
ればならない。

■各プロセッサは、単純なゲートのシミュレーションし
か実行できない。

■各プロセッサへの入力信号線数は、ハードウェアの構
造によって制限される。

本発明の目的は、プロセッサの入力信号線数か制限され
ず、複合ケートのシミュレーションができる論理シミュ
レーション回路を提供することにある。

〔課題を解決するための手段〕 本発明の論理シミュレーション回路は 外部から複数の信号線により入力されるデータを保持す
る入力レジスタと、 所定の入力信号線から入力されるデータに対してそれぞ
れデータ入力の都度設定される手順の論理演算を行って
１ビットずつのデータを各出力信号線に出力する演算単
位を複数個有する論理演算部と、 前記論理演算部の出力データを一時的に保存して再び前
記論理演算部の入力信号線に出力するレジスタと、 エビットのデータの書込み位置を示すポインタをイ（−
Ｌ、、前記出力信号線に出力された１ビットのデータを
前記ポインタの示す位置に逐次書込んで蓄積し、蓄積し
た該データの全ビットを並列に前記論理演算部の人カイ
５号線に出刃するビットスタックレジスタと、 シミュレーションの対象の論理回路の構成を示す情報と
演算の手順とが格納され、該情報と演算手順とにより前
記論理演算部の動作を制御する制御部とを有する。

〔作　　　用〕

始めに、シミュレーション対象の論理回路の構成とその
演算手順の情報が制御部に格納され、論理回路の入力端
子に入力される信号のデータが複数の信号線により入力
されて入力レジスタに保持される。次に、入力レジスタ
に保持されたデータが入力信号線から論理演算部に入力
されると、論理演算部は、制御部によって演算単位毎に
設定される演算手順によって演算を行い、演算結果のデ
ータを出力信号線経由でレジスタに送る。レジスタに送
られたデータは、入力信号線経由で再び論理演算部に送
られ、改めて設定された演算手順によって演算が行われ
る。この論理演算部とレジスタとの間の演算の循環は、
出力データが１ビットになるまで繰返し行われる。この
ようにして１ビットとなったデータは、出力信号線経由
でビットスタックレジスタに送られ、ポインタによって
その都度示されるビット位置に書込まれる。続いて入力
レジスタから次のデータが入力されて、上述と同様の処
理が繰返される。ビットスタックレジスタに書込まれた
データのビット数が所定の数になる度に、該データの全
ビットが入力信号線経由で論理演算部に送られ、また同
様の演算処理が繰返される。このようにして、シミュレ
ーション対象の論理回路の全入力端子への入力データが
入力レジスタから入力されて、所定のシミュレーション
の演算が行われ、最終結果の１ビットのデータが論理演
算部から出力信号線に出力される。

〔実　施　例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の論理シミュレーション回路の一実施例
のブロック構成図、第２図はシミュレートする論理回路
の一例を示す図である。

本実施例の論理シミュレーション回路は、入力レジスタ
１０と、論理演算部２０と、レジスタ３０と、ビットス
タックレジスタ４０と、制御部６０と、出力バッファ５
０と、信号線１００〜１０７．２００〜２０７．３００
〜３０３．４００とからなる。

入力レジスタｌＯは、信号線１００〜１０７から入力さ
れるデータを保持し、８ビットまで毎に信号線２００〜
２０７に出力する。論理演算部２０は、４つの演算単位
２１〜２４からなり、各演算単位２１〜２４は、それぞ
れ信号線２００〜２０７から２ビットまたは１ビットの
データを入力し、その都度設定される論理演算を行って
１ビットずつのデータを信号線３００〜３０３に出力す
る。レジスタ３０は、４ビットのレジスタで、信号線３
００〜３０３に出力されたデータを一時保持して信号１
ｉ１２００〜２０３に出力する。

ビットスタックレジスタ４０は、８ビットのレジスタで
１ビットのデータの書込み位置を示すポインタ（不図示
〉を有し、４３号線３００に出力されたデータをポイン
タが示す位置に逐次書込んで蓄積し、蓄積したデータの
全ビットを並列に信号線２００〜２０７に出力する。制
御部６０は、外部から与えられる論理回路の構成を示す
データとそのシミュレーションの手順とが格納されるメ
モリ（不［′Ａ示）を有し、そのデータと手順とによっ
て論理演算部２０の演算手順設定などの動作を制御する
。出力バッファ５０は、シミュレーションの最終出力の
１ビットのデータをレジスタ３０と信号線２００経出で
入力して保持し、信号線４００から外部へ出力する。

次に、本実施例の動作を第２図の論理回路のシミュレー
ションを行う場合を例として説明する。

第２図の論理回路は、１６の入力端子６００〜６１７か
ら入力される１３のデータの信号を、それぞれ２つまた
は１つずつ入力して論理演算を行い、４段階の演算の後
１ビットのデータの信号として出力端子７００から出力
する１５の論理ゲート５０１〜５２１からなる回路であ
る。

シミュレーションを開始するには、最初にシミュレーシ
ョンの対象となる第２図の論理回路の構成を制御部６０
のメモリに格納する。次に、入力端子６００〜６１７に
入力される信号のデータを、入力端子６００〜６０７の
入力（Ａ群）と入力端子６１０〜６１７の入力（Ｂ群）
の２群に分け、先ず入力端子６００〜６０７に入力され
るＡ群のデータをそれぞれ信号線１００〜１０７に対応
させて入力レジスタ１０に入力し、保持する。

このＡ群のデータが信号線２００〜２０７を経由して論
理演算ｇ６２０の演算単位２１〜２４に送られると、各
演算単位２１〜２４は、例えば演算単位２１は、入力端
子６００から入力される信号を反転するインバータゲー
ト５０１をシミュレートするように入力信号線２００の
データを反転するというように、それぞれ制御部６０の
メモリによって設定された論理ゲート５０１〜５０４の
論理演算をシミュレートして、演算結果の各１ビットの
データをそれぞれ信号Ｉｖｉ１３００〜３０３経由でレ
ジスタ３０に送る。レジスタ３０に送られた４ビットの
データは、信号線２００〜２０３経由で再び論理演算部
２０の演算単位２１．２２に送られ、今度は第２段階の
論理ゲート５０５゜５０６のシミュレートをするように
設定された演算（オア演算とナンド演算）が行われ、そ
の演算結果の２ビットのデータが信号線３００，３０１
経由でレジスタ３０に送られる。以下同様にして、第３
段階のエクスクル−シブオアゲート５０７のシミュレー
ションが行われ、Ａ群の入力データが１ビットに集約さ
れて信号線３００に出力される。この１ビットに集約さ
れたＡ群、第３段階の出力データは、信号線３００経由
でビットスタックレジスタ４０に送られ、ポインタが指
示している最下位ビット位置に書込まれ、その後ポイン
タのビット指示位置がインクリメントされる。

次に、入力レジスタ１０にはＢ群のデータ、すなわち、
入力端子６１０〜６１７に入力されるデータが入力され
、以下Ａ群の場合と同様にして論理ゲート５１１〜５１
７のシミュレーションが行われ、Ｂ群第３段階の出力の
１ビットのデータがビットスタックレジスタ４０のポイ
ンタによって指示される第２番目の位置に書込まれる。

このようにして、入力端子６００〜６１７からの入力デ
ータが全部入力されて、その第３段階までのｉ算結果（
本具体例では２ビット）がピットスタフレジスタ４０に
書込まれると、今度はビットスタックレジスタ４０から
これらのデータ（２ビ・ト）が信号線２００〜２ｏ７（
２ｏｏと２０１）を経由して論理演算部２０（演算単位
２１）に沁られ、第４段階のナントゲート５２１のシミ
こレーションの演算が行われて、１ビットのデーづが信
号線３００に出力される。

この信号線３００に出力された最終結果の１ビットのデ
ータは、レジスタ３ｏと出力バラフッ５０を経由して信
号線４００から外部に出力いれ、入力端子６００〜６１
７から入力された１射の４３号データに対する第２図の
論理回路のシミュレーション結果を表わしている。

本実施”例の論理演算部２０は、４つの演算単信２１〜
２４を有し、入力信号線２００〜２０７カ・ら入力する
８ビットまでの入力データに対して屏時に４種類の論理
演算が可能であり、また８ビットのビットスタックレジ
スタ４０は、８つ以下に分けられた外部データ群のシミ
ュレーションの中間結果が蓄積できるので、入力データ
の８ビットと８群との禎の最大入力端子数が６４までの
論理回路のシミュレーションが可能である。また、これ
らの入力信号線数、演算単位の数、ビットスタックレジ
スタのビット数は、８つとか４つとか８ビットに限定さ
れるものではなく、シミスレージョン対象の論理回路の
構成や規模の範囲に応じて最も演算効率の良くなるよう
に増減した数値を選定して予め設定することができる。

〔発明の効果〕

以り説明したように本発明は、複数の論理演算の手順を
実行できる論理演算部と、論理演算部の出力データを保
持して論理演算部に再入力するレジスタと、複数の回数
に亘って入力され、演算処理されたそれぞれ１ビットず
つの中間結果のデータが書込まれるビットスタックレジ
スタとを設けることにより、複合ゲートのシミュレーシ
ョンが可能となり、また入力される信号数の制限が取り
除かれ、論理回路の動作のシミュレーション中のデータ
転送を大幅に減少し、シミュレーションの実行時間を短
縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の論理シミュレーション回路の一実施例
のブロック構成図、ｖＪｚ図はシミュレートする論理回
路の一例を示す図である。 １０・・・入力レジスタ、 ２０・・・論理演算部、 ２１〜２４・・・演算単位、 ３０・・・レジスタ、 ４０・・・ビットスタックレジスタ、 ５０・・・出力バッファ、６０・・・制御部、１００〜
１０７，２００〜２０７，３００〜３０３．４００・・
・信号線、 ５０１〜５０７，５１１〜５１７．５２１・・・・・・
・・・論理ゲート ６００〜６０７，６１０〜６１７・・・入力端子７００
・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 １、複数の論理ゲートからなる論理回路の動作をシミュ
   レートする論理シミュレーション回路において、 外部から複数の信号線により入力されるデータを保持す
   る入力レジスタと、 所定の入力信号線から入力されるデータに対してそれぞ
   れデータ入力の都度設定される手順の論理演算を行って
   １ビットずつのデータを各出力信号線に出力する演算単
   位を複数個有する論理演算部と、 前記論理演算部の出力データを一時的に保存して再び前
   記論理演算部の入力信号線に出力するレジスタと、 １ビットのデータの書込み位置を示すポインタを有し、
   前記出力信号線に出力された１ビットのデータを前記ポ
   インタの示す位置に逐次書込んで蓄積し、蓄積した該デ
   ータの全ビットを並列に前記論理演算部の入力信号線に
   出力するビットスタックレジスタと、 シミュレーションの対象の論理回路の構成を示す情報と
   演算の手順とが格納され、該情報と演算手順とにより前
   記論理演算部の動作を制御する制御部とを有することを
   特徴とする論理シミュレーション回路。