JPS61139059A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、記憶機能を備えた半導体集積回路装置に適用して有
効な技術に関するものである。

［背景技術］ スタティック型ランダムアクセスメモリを備えた半導体
集積回路装［（以下、ＳＲＡＭという）は、アルファ線
（以下、α線という）により生じるソフトエラーを防止
する必要がある。これは、情報の読み出し動作における
信頼性を向上し、高集積化を図るためである。

そこで、メモリセルの情報蓄積用容量素子の情報となる
電荷の蓄積量を増大又はα線により生じる少数キャリア
の侵入を防止（バリア効果を高める）して、ソフトエラ
ーを防止する技術が提案されている（特願昭５７−１６
０９９９号）。この技術は、情報蓄積用容量素子を構成
するｎチャネルＭＩＳＦＥＴのソース領域及びドレイン
領域下部のＰ型の半導体基板に、高い不純物濃度のＰ＋
型の半導体領域をゲート電極に対して自己整合で設けて
いる。

しかしながら、かかる技術における検討の結果、本発明
者は、以下に述べる問題点を見い出した。

高い不純物濃度の前記半導体領域が、チャネル領域に回
り込みを生じて基板効果定数を大きくシ。

しきい値電圧を高めてしまうので、ＭＩＳＦＥＴの電気
的特性を劣化させてしまう。

この問題点によって、情報蓄積用容量素子に書き込まれ
た情報の安定な保持をすることができないので、ＳＲＡ
Ｍの電気的信頼性を低下させてしまう。

ＣＭ明の目的］ 本発明の目的は、記憶機能を備えた半導体集積回路装置
の電気的信頼性を向上することが可能な技術を提供する
ことにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置の電気的信頼性及び集積度を向上することが可能な
技術を提供することにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、α線により生じるソフトエラーを防止す
ることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、他の領域と電気的に分離された第１の半導体
領域に、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴと情報蓄積用容
量素子とでメモリセルを構成するＳＲＡＭにおいて、前
記情報蓄積用容量素子を構成するＭＩＳＦＥＴの下部に
、しきい値電圧に影響を与えないように、前記第１の半
導体領域と同一導電型でかつそれよりも高い不純物濃度
の第２の半導体領域を設ける。

これによって、第２の半導体領域でα線により生じるソ
フトエラーを防止することができ、かつ。

情報を安定に保持することができるので、ＳＲＡＭの電
気的信頼性を向上することができる。

以下、本発明の構成について、本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭに適用した実施例とともに
説明する。

［実施例■］ 第１図は、本発明の実施例ｒを説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。

なお、実施例の企図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、ＷＬはワード線であり、後述するスイ
ッチ用Ｍ　Ｉ　Ｓ　ＦＥＴを制御するためのものである
。

ＤＬ、ＤＬはデータ線であり、後述するメモリセルと書
込回路又は読出回路との間で情報となる電荷を伝達する
ためのものである。

Ｑｌ、Ｑ２はＭＩ　５ＦＥＴ、Ｒ１、Ｒ２は抵抗素子で
あり、これらは　ｒｅ　１ｒｒ、　１１０　Ｉ＋の情報
となる電荷を保持する一対の入出力端子を有するフリッ
プフロップ回路（情報蓄積用容量素子）を構成するため
のものである。

Ｖｃｃは基準電圧用配線（例えば、ｓ、ｏ　［ｖｌ　）
、Ｖｓｓは基準電圧用配線（例えば、Ｏ［Ｖ］）であり
、フリップフロップ回路の情報を安定に保持するための
ものである。

Ｑｓ＋、Ｑｓ２はスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴであり
、フリップフロップ回路とデータ線ＤＬ、ＤＬとの間で
スイッチ機能をするためのものである。

Ｃは情報蓄積用容量（寄生容量）であり、情報となる電
荷を蓄積するためのものである。

次に、本実施例の具体的な構成について説明する。

第２図は、本発明の実施例！を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図の■
−■切断線における断面図である。

なお、第２図は、その構成をわかり易くするために、各
導電層間に設けられるフィールド絶縁膜以外の絶縁膜は
図示しない。

第２図及び第３図において、１はｎ−型の半導体基板、
２はｐ−型のウェル領域である。

３はフィールド絶縁膜、４はｐ型のチャネルストッパ領
域であり、これらは半導体素子間を電気的に分離するた
めのものである。

５は絶縁膜であり、主として、ＭＩＳＦＥＴのゲート絶
縁膜を構成するためのものである。

６はｐ＋型の半導体領域（埋込層）であり、スイッチ用
Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域以外のフリップフロップ回
路を構成する半導体素子形成領域のウェル領域２主面部
に設けられている。具体的には。

半導体領域６は、フリップフロップ回路を構成する少な
くともＭ入５ＦＥＴＱｉ　、Ｑ２のソース領域又はドレ
イン領域の下部、すなわち、情報蓄積用容量Ｃの情報と
なる電荷の蓄積量に寄与する部分の下部に離隔して設け
られている。

この半導体領域６は、主として、ウェル領域２の所定部
におけるエネルギバリア（障壁）の高さを高め、α線に
より生じる少数キャリアが情報蓄積゛用容量Ｃに侵入す
ることを防止（バリア効果を高める）するためのもので
ある。

半導体領域６は、基板効果定数を大きくしてしきい値電
圧を上昇させ、その電気的特性を劣化させて情報の書き
込み電圧を低下させないために、スイッチ用Ｍ　Ｉ　Ｓ
　ＦＥＴの特にチャネルが形成される領域には設けてい
ない。

また、フリップフロップ回路を構成するＭＩＳＦＥＴの
下部に設けられる半導体領域６は、情報となる電荷を安
定に保持するのに支障がない（基板効果定数が大きくな
っても、しきい値電圧に支障がない）程度に、そのソー
ス領域又はドレイン領域に近接又は接触させてもよい。

この場合には、情報蓄積用容量Ｃの情報となる電荷の蓄
積量を増大することができる。具体的には、ソース領域
又はドレイン領域とウェル領域２とのｐｎ接合部に比べ
、半導体領域６の不純物濃度分布の最大値が深くなるよ
うに構成する。

なお、第２図において、半導体領域６は、６（Ｐ“）と
表示され点線で囲まれた領域内部の半導体素子形成領域
（フィールド絶縁膜３以外の部分）のウェル領域２主面
部に設けられる。

７は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔７は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。

８Ａ乃至８Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。

導電層８Ａは、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　ｓ　Ｉ、Ｑ　Ｓ　２のゲート電極及びワード線（ＷＬ
）を構成するためのものである。

導電層８Ｂは、接続孔７を通してＭ　Ｉ　Ｓ　ＦＥＴＱ
ｌ、Ｑ２の一方の半導体領域と電気的に接続するように
設けられており、基準電圧用配線Ｖ　ｓ　ｓを構成する
ためのものである。

導電層８Ｃは、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２のゲー
ト電極を構成し、かつ、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｓ□と他方のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
１との交差結合をするためのものである。

導電層８Ｄは、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋のゲー
ト電極を構成するためのものである。

これらの導電Ｍ８Ａ乃至８Ｄは、同一導電層で構成され
ている。

９はｎ−型の半導体領域であり、主として、導電層８Ａ
、８Ｃ１８Ｄの両側部（ソース領域又はドレイン領域と
チャネルが形成される領域との間）のウェル領域２の主
面部に設けられている。この半導体領域８は、ソース領
域又はドレイン領域の一部として使用されるもので、Ｌ
ＤＤ　（旦ｉｇｈｔｌｙＤ　ｏｐｅｄ　Ｄ　ｒａｉｎ）
構造を構成するためのものである。

１０は不純物導入用マスクであり、導電層８Ａ乃至８Ｄ
の両側部にそれらに対して自己整合で設けられている。

この不純物導入層マスク１０は。

実質的なソース領域又はドレイン領域を構成し、ＬＤＤ
構造を構成するためのものである。

１１はｎ゛型の半導体領域であり、導電層８Ａ、８Ｃ１
８Ｄの両側部の絶縁膜５を介したウェル領域２主面部に
設けられている。この半導体領域１１は、Ｍ　ｒ　Ｓ　
ＦＥＴの実質的なソース領域又はドレイン領域、或いは
、フリップフロップ回路の交差結合用配線を構成するた
めのものである。

スイッチ用ＭＩＳＦＥＴＱｓ＋　、ＱＳ２は、主として
、ウェル領域２、絶縁膜５、導電層８Ａ、一対の半導体
領域９及び一対の半導体領域１１によって構成されてい
る。

Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋は、主として、ウェル
領域２、絶縁膜５、導電層８Ｄ、一対の半導体領域９及
び一対の半導体領域１１によって構成されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２は、主として、ウェル
領域２゜絶縁膜５．導電層８Ｇ、一対の半導体領域９及
び一対の半導体領域１１によって構成されている。

１２は絶縁膜であり、導電層８Ａ乃至８Ｄ、半導体領域
１１等とその上部に設けられる導電層とを電気的に分離
するためのものである。

１３は接続孔であり、所定の導電層８Ｃ１８Ｄ及び半導
体領域１１とその上部に設けられる導電層とを電気的に
接続するためのものである。

１４Ａは導電層であり、絶縁ｌ１１２を介して導電Ｊ１
８Ｂの上部に延在して設けられている。この導電層１４
Ａは、基準電圧用配線Ｖｃｃを構成するためのものであ
る。

１４Ｂは抵抗素子であり、一端部が導電層１４Ａに電気
的に接続され、他端部が接続孔６．１３を通して導電層
８Ｃ１半導体領域１１又は導電層８Ｄ、半導体領域１１
に電気的に接続されている。

この抵抗素子１４Ｂは、抵抗素子Ｒ１、Ｒ２を構成する
ためのものである。

導電層１４Ａ及び抵抗素子１４Ｂは、同一導電層、例え
ば、多結晶シリコン膜で形成され、導電層１４Ａ部分に
抵抗値を低減するための不純物を導入することにより形
成する。

１５は絶縁膜であり、導電層１４Ａ及び抵抗素子１４Ｂ
とその上部に設けられる導電層との電気的な分離をする
ためのものである。

１６は接続孔であり、所定の半導体領域１１と絶縁膜１
５の上部に設けられる導電層との電気的な接続をするた
めのものである。

１７は導電層であり、接続孔１６を通して所定の半導体
領域１１と電気的に接続し、絶縁膜１５上部を導電層８
Ａ、８Ｂ、１４Ａと交差するように延在して設けられて
いる。この導電層１７は、データ線ＤＬ、ＤＬを構成す
るためのものである。

このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はｘ　ｂ　−ｘ　ｂ線に路線対称で行方向に複数配置
され、点Ｙａ又は点Ｙｂに略１８０［度コの回転角度の
回転対称で列方向に複数配置され、メモリセルアレイを
構成している。

次に１本実施例の製造方法について説明する。

第、４図乃至第７図は１本発明の実施例■の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す要部断面図である。

まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にｐ−型の
ウェル領域２を形成する。

前記ウェル領域２は５例えば、　　Ｉ　ＸＬＯ”　２［
ａｔ。

０ＬＩＩＳ／Ｃｌｌ１２］程度のボロンイオンを６０［
ＫｅＶ］程度のエネルギのイオン注入技術によって導入
し、引き伸し拡散を施すことにより形成する。

そして、半導体基板１及びウェル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウェル領域２の所
定の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。

フィールド絶縁膜３は１選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。

チャネルストッパ領域４は、例えばＩ　Ｘｌ０１３［ａ
シｏｍｓ／ａｍ”　１程度のボロンイオンを６０［Ｋｅ
Ｖ］程度のエネルギのイオン注入技術によって導入し、
フィールド絶縁膜３の熱酸化技術で引き伸し拡散を施す
ことにより形成する。

この後、半導体素子形成領域となる半導体基板１及びウ
ェル領域２の主面上部に、絶縁膜５を形成する。

そして、第４図に示すように、フリップフロップ回路を
構成する所定の半導体素子形成領域のウェル領域主面部
に、ｐ＋型の半導体領域６を形成する。この半導体領域
６は、絶縁膜５を通して、Ｉ　Ｘｔｏ”　　［ａｔｏｎ
＋ｓ／ｃｍ”　１程度のボロンイオンを１５０〜３０’
Ｏ［Ｋ　ｅ　Ｖｌ程度のエネルギのイオン注入技術で導
入することにより形成する。この半導体領域６は、ＭＩ
ＳＦＥＴのしきい値電圧に影響を与えないように、その
不純物濃度分布の最大値が。

ソース領域又はドレイン領域とウェル領域２とのｐｎ接
合部よりも深く、例えば、０．３〜ｏ、４［μｍコ程度
より深く形成する。

第４図に示す半導体領域６を形成する工程の後に、絶縁
膜５の所定部を除去し、接続孔７を形成する。

そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウェル領域２の主面と接続するよ
うに、導電層８Ａ乃至８Ｄを形成する。

この導電層８Ａ乃至８Ｄは、例えば、ＣＶＤ技術で形成
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜８ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜８ｂとで形成する。また、モ
リブデンシリサイド膜８ｂ以外のシリサイド（ＴｉＳｉ
ｚ　、Ｔａ５ｉｚ、ＷＳｉｚ）膜で形成してもよい。さ
らに、導電層８Ａ乃至８Ｄは、高融点金属（Ｍｏ、　Ｔ
ｉ、　Ｔａ、Ｗ）膜で形成してもよい。

導電ＪＩ８Ａ乃至８Ｄは、製造工程における第１層目の
導電層形成工程により形成される。

なお、接続孔７を通して導電層８Ｂ、８Ｃ又は８Ｄと接
続されたウェル領域２の主面部は、図示されていないが
、多結晶シリコン膜８ａに導入されたリンイオンが拡散
し、ｎ型の半導体領域が形成されるようになっている。

次に、第５図に示すように、絶縁膜５を介した導電Ｍ８
Ａ、８Ｃ１８Ｄの両側部のウェル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ−型の半導体領域９を形
成する。

第５図に示す半導体領域９を形成する工程の後に、導電
Ｍ８Ａ乃至８Ｄに対して自己整合でそのの両側部に、不
純物導入用マスク１０を形成する。

この不純物導入用マスクｌＯは、例えば、ＣＶＤ技術で
形成した酸化シリコン膜に異方性エツチング技術を施し
て形成する。

そして、第６図に示すように、不純物導入用マスク１０
を用いて、該不純物導入用マスク１０に対して自己整合
でウェル領域２の所定の主面部にｎ＋型の半導体領域１
工を形成する。

この半導体領域１１は、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように１例えば。

Ｉ　ＸＩＯ”　　［ａｔｏａ＋ｓ／ＣＩＯ”　１程度の
ヒ素イオンを８０［ＫｅＶ］程度のエネルギのイオン注
入技術によって導入し、引き伸し拡散を施して形成する
。半導体領域１１は、ウェル領域２とのｐｎ接合深さく
ｘｊ）が例えば０．２〜０．３［μｍ］程度になるよう
に形成する。

第６図に示す半導体領域１１＆形成する工程の後に、絶
縁膜１２を形成する。この絶縁膜１２は、例えば、ＣＶ
Ｄ技術によって形成した酸化シリコン膜を用いて形成す
る。

そして、所定の導電層８Ｃ１８Ｄ及び半導体領域１１上
部の絶縁膜１２を除去して接続孔１３を形成する。

この後、第７図に示すように、基準電圧用配線Ｖｃｃと
して使用される導電ｆｆ１４Ａ及び抵抗素子Ｒ□、Ｒ２
として使用される抵抗素子１４Ｂを形成する。

この導電層１４Ａ及び抵抗素子１４Ｂは、多結晶シリコ
ン膜に、抵抗値を低減するための不純物を導入するか否
かによって形成する。この不純物−は、前記第２図の１
４Ｂと表示される点線で囲まれた領域外の前記多結晶シ
リコン膜に導入される。

導電層１４Ａ及び抵抗素子１４Ｂは、製造工程における
第２層目の導電層形成工程により形成される。

第７図に示す導電層１４Ａ及び抵抗素子１４Ｂを形成す
る工程の後に、絶縁膜１５を形成する。

そして、所定の半導体領域１０上部の絶縁膜５．１２．
１５を除去し、接続孔１６を形成する。

この後、前記第２図及び第３図に示すように。

接続孔１６を通して所定の半導体領域１０と電気的に接
続するように、絶縁膜１５上部に導電層１７を形成する
。

導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。

導電層１７は、製造工程における第３層目の導電層形成
工程により形成される。

これら一連の製造工程によって１本実施例のＳＲＡＭは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。

［実施例■コ 本実施例■は、前記実施例Ｉと異なる製造工程で半導体
領域６を形成した例について説明する。

第８図は、本発明の実施例■を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図である。

第８図において、６Ａはｐ＋型の半導体領域（埋込層）
であり、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域以外の
フリップフロップ回路を構成する半導体素子形成領域及
びフィールド絶縁膜８下部のウェル領域２主面部に設け
られている。この半導体領域６Ａは、前記実施例■の半
導体領域６に比べて広い面積で設けられているので、α
線により生じる少数キャリアが情報蓄積用容量Ｃに侵入
することをより防止（バリア効果をより高める）するこ
とができる。

半導体領域６Ａは、前記実施例Ｉのフィールド絶縁膜３
を形成する工程前に形成すればよい。

［効果コ 以上説明したように、本願によって開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子と
でメモリセルを構成してなる記憶機能を備えた半導体集
積回路装置において、情報蓄積用容量素子の下部に離隔
して、又は、しきい値電圧に影響を与えないように接触
させて不純物濃度の高い半導体領域を設けたので、情報
蓄積用容量素子におけるソフトエラーを防止し、かつ、
その情報を安定に保持することができる。

（２）前記（１）により、スイッチ用ＭＩＳＦＥＴのし
きい値電圧に影響を与えることがなくなるので、情報の
書き込み電圧の低下を抑制することができる。

（３）前記（１）乃至（２）により、記憶機能を備えた
半導体集積回路装置の電気的信頼性を向上することがで
きる。

（４）前記（１）により、ソフトエラーを防止すること
ができるので、メモリセル面積を縮小し、記憶機能を備
えた半導体集積回路装置の集積度を向上することができ
る。

（５）前記（３）及び（４）により、記憶機能を備えた
半導体集積回路装置の電気的信頼性及び集積度を向上す
ることができる。

以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例えば、前記実施例は、２つの抵抗素子と２つのＭ　Ｉ
　Ｓ　ＦＥＴとでメモリセルのフリップフロップ回路を
構成した例について説明したが、４つのＭ　Ｉ　Ｓ　Ｆ
ＥＴでフリップフロップ回路を構成してもよい。

また、前記実施例は、ＳＲＡＭのメモリセルを構成する
情報蓄積用容量素子の下部に、バリア効果又はバリア効
果と電荷の蓄積量を高める半導体領域を設けた例につい
て説明したが、ＤＲＡＭのメモリセルを構成する情報蓄
積用容量素子の下部に、単にバリア効果を高める半導体
領域を設けてもよい。

また、前記半導体領域を、入力保護回路を構成するクラ
ンプ用Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域及びドレイン領
域下部に設けてもよい。

【図面の簡単な説明】

第１図は、本発明の実施例■を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図。 第２図は、本発明の実施例Ｉを説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図の■
−■切断線における断面図、 第４図乃至第７図は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるＳＲＡＭのメモリセル
を示す要部断面図、 第８図は１本発明の実施例■を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図である。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・チャネルストッパ領域。 ５．１２．１５・・・絶縁膜、６．６Ａ・・・半導体領
域（埋込層）、７．１３．１６・・・接続孔、８Ａ乃至
８Ｄ、１４Ａ、１７・・・導電層、９．１１・・・半導
体領域、１０・・・不純物導入用マスク、１４Ｂ・・・
抵抗素子、ＤＬ、ＤＬ・・・データ線、ＷＬ・・・ワー
ド線、Ｑｌ、Ｑ２　、Ｑｓ＋　、Ｑ＄２−ＭＩ　５ＦＥ
Ｔ、Ｒ１、Ｒ２・・・抵抗素子、Ｃ・・・情報蓄積用容
量、Ｖｓｓ、Ｖｃｃ・・・基準電圧用配線である。

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された第１導電型の第１の
   半導体領域主面部に、スイッチ用ＭＩＳＦＥＴと情報蓄
   積用容量素子とで構成されるメモリセルを有する半導体
   集積回路装置であって、前記情報蓄積用容量素子の下部
   の第１の半導体領域主面部に、第１の半導体領域と同一
   導電型でかつそれよりも不純物濃度の高い第２の半導体
   領域を設けたことを特徴とする半導体集積回路装置。 ２、前記情報蓄積用容量素子は、フリップフロップ回路
   によって構成され、前記第２の半導体領域は、前記フリ
   ップフロップ回路の情報を蓄積するＭＩＳＦＥＴの下部
   に設けられていることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置。 ３、前記第２の半導体領域は、前記ＭＩＳＦＥＴのソー
   ス領域又はドレイン領域と離隔又はそのしきい値電圧に
   影響を与えない程度で接触して設けられていることを特
   徴とする特許請求の範囲第２項に記載の半導体集積回路
   装置。 ４、前記第２の半導体領域は、その不純物濃度分布の最
   大値が、前記ＭＩＳＦＥＴのソース領域又はドレイン領
   域と第１の半導体領域との接合部よりも深く設けられて
   いることを特徴とする特許請求の範囲第３項に記載の半
   導体集積回路装置。 ５、前記メモリセルは、スタティック型ランダムアクセ
   スメモリを構成してなることを特徴とする特許請求の範
   囲第１項乃至第４項に記載のそれぞれの半導体集積回路
   装置。 ６、前記情報蓄積用容量素子は、ＭＩＳ型の容量素子に
   よって構成され、前記第２の半導体領域は、前記ＭＩＳ
   型の容量素子の下部に離隔して設けられていることを特
   徴とする特許請求の範囲第１項に記載の半導体集積回路
   装置。 ７、前記メモリセルは、ダイナミック型ランダムアクセ
   スメモリを構成してなることを特徴とする特許請求の範
   囲第６項に記載の半導体集積回路装置。