JPH03234119A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03234119A JPH03234119A JP2030238A JP3023890A JPH03234119A JP H03234119 A JPH03234119 A JP H03234119A JP 2030238 A JP2030238 A JP 2030238A JP 3023890 A JP3023890 A JP 3023890A JP H03234119 A JPH03234119 A JP H03234119A
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- JP
- Japan
- Prior art keywords
- circuit
- channel mosfet
- signal
- inverter
- gate
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路、特にその内部降圧回路に関
するものである。
するものである。
第３図は従来の内部降圧回路の回路図を示す。
図はＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ （１１をインペ
ラ（２）に接続したものである。
ラ（２）に接続したものである。
従来のＭＯＳＦＥＴを用いた半導体集積回路はその集積
率を上げるためそのゲートサイズの小型化が進んでいる
。そのために現在の電源電圧５ｖのままでは、ホットキ
ャリアなどの点からＭＯＳＦＥＴの信頼性に問題がでて
きている。その対策の１つとして外部から供給する電源
電圧は従来の５ｖのままとして置き、内部で回路にかか
る電源電圧を下げるための回路（内部降圧回路）を用い
る方法がある。この内部降圧回路の最も簡単な例の１つ
が第３図に示すものである。
率を上げるためそのゲートサイズの小型化が進んでいる
。そのために現在の電源電圧５ｖのままでは、ホットキ
ャリアなどの点からＭＯＳＦＥＴの信頼性に問題がでて
きている。その対策の１つとして外部から供給する電源
電圧は従来の５ｖのままとして置き、内部で回路にかか
る電源電圧を下げるための回路（内部降圧回路）を用い
る方法がある。この内部降圧回路の最も簡単な例の１つ
が第３図に示すものである。
次にこの回路の動作について説明する。ドレインとゲー
トを電源電位に接続したＮチャネルＭＯＳＦＥＴＩのソ
ース電位Ｖｓと流れる電流ＩＤＳの関係を第４図に示す
。ＶｓがＶｅｅ（電源電圧）−Ｖｔｈ（Ｌきい値電圧）
より大きいと、ＮチャネルＭＯＳＦＥＴは０ＦＦＩ、て
電流は流れなくなる。
トを電源電位に接続したＮチャネルＭＯＳＦＥＴＩのソ
ース電位Ｖｓと流れる電流ＩＤＳの関係を第４図に示す
。ＶｓがＶｅｅ（電源電圧）−Ｖｔｈ（Ｌきい値電圧）
より大きいと、ＮチャネルＭＯＳＦＥＴは０ＦＦＩ、て
電流は流れなくなる。
従って、電流が流れていない状態では、ソース電位はＶ
ｅｃ−Ｖｔｈで安定して、電源電位まで上がることはな
い。次に第３図の回路の動作について説明する。インバ
ータ（２）の入力レベルが“Ｈ”→“Ｌ”と変化すると
、インバータのＰチャネルＭＯＳＦＥＴはＯＮｔ、、電
流が流れ、ＯＵＴの電位はＧＮＤレベルから上昇する。
ｅｃ−Ｖｔｈで安定して、電源電位まで上がることはな
い。次に第３図の回路の動作について説明する。インバ
ータ（２）の入力レベルが“Ｈ”→“Ｌ”と変化すると
、インバータのＰチャネルＭＯＳＦＥＴはＯＮｔ、、電
流が流れ、ＯＵＴの電位はＧＮＤレベルから上昇する。
電流が流れると、ＮチャネルＭＯＳＦＥＴ（１１のソー
ス電位、つまりインバータのＰチャネルＭＯＳＦＥＴの
ソース電位が下がり、Ｖｏｓが小さくなる。従って、Ｐ
チャネルＭＯＳＦＥＴを流れる電流が減少しＯＵＴの電
位の上昇は鈍くなってくる。この状態を第５図に示す。
ス電位、つまりインバータのＰチャネルＭＯＳＦＥＴの
ソース電位が下がり、Ｖｏｓが小さくなる。従って、Ｐ
チャネルＭＯＳＦＥＴを流れる電流が減少しＯＵＴの電
位の上昇は鈍くなってくる。この状態を第５図に示す。
以上のように回路の電源部分にＮチャネルＭＯ５ＦＥＴ
を接続する従来の内部降圧回路では、回路に入力される
信号が”Ｈ”から”Ｌ”と変化して出力が“Ｌ”から“
Ｈ”に変化する場合に、出力ノードの電位が上昇するの
に伴いその上昇する速度が遅くなり、出力レベルが安定
するのに時間がかかってしまうという問題点があった。
を接続する従来の内部降圧回路では、回路に入力される
信号が”Ｈ”から”Ｌ”と変化して出力が“Ｌ”から“
Ｈ”に変化する場合に、出力ノードの電位が上昇するの
に伴いその上昇する速度が遅くなり、出力レベルが安定
するのに時間がかかってしまうという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力信号の変化に対して出力信号のレベルが
安定するまでの遅延時間の少ない内部降圧回路を備えた
半導体集積回路を得ることを目的とする。
たもので、入力信号の変化に対して出力信号のレベルが
安定するまでの遅延時間の少ない内部降圧回路を備えた
半導体集積回路を得ることを目的とする。
この発明に係る半導体集積回路は、ＮチャネルＭＯＳＦ
ＥＴと並列にＰチャネルＭＯＳＦＥＴを接続し、そのゲ
ートにこの内部降圧回路を接続する回路の入力からイン
バータと遅延回路を通した信号を入力した内部降圧回路
を備えたものである。
ＥＴと並列にＰチャネルＭＯＳＦＥＴを接続し、そのゲ
ートにこの内部降圧回路を接続する回路の入力からイン
バータと遅延回路を通した信号を入力した内部降圧回路
を備えたものである。
この発明における内部降圧回路は、ＮチャネルＭＯＳＦ
ＥＴに並列に接続されたＰチャネルＭＯＳＦＥＴのゲー
トに回路の入力信号を反転して遅延させた信号を入力す
ることにより、入力信号が“Ｈ”から“Ｌ”に変化した
直後は、ＰチャネルＭＯＳＦＥＴにより出力ノードの電
位を上昇させるため、そのレベルが安定するまでの遅延
時間を減少させることができる。
ＥＴに並列に接続されたＰチャネルＭＯＳＦＥＴのゲー
トに回路の入力信号を反転して遅延させた信号を入力す
ることにより、入力信号が“Ｈ”から“Ｌ”に変化した
直後は、ＰチャネルＭＯＳＦＥＴにより出力ノードの電
位を上昇させるため、そのレベルが安定するまでの遅延
時間を減少させることができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である半導体集積回路の回路図
、第２図は第１図の回路の動作を示すタイミング図を示
す。
図はこの発明の一実施例である半導体集積回路の回路図
、第２図は第１図の回路の動作を示すタイミング図を示
す。
図において、（１）はＮチャネルＭＯＳＦＥＴ、（２１
はインバータａ 、 （３１はＰチャネルＭＯＳＦＥＴ
。
はインバータａ 、 （３１はＰチャネルＭＯＳＦＥＴ
。
（４）はインバータｂ 、（５１は遅延回路である。Ｎ
チャネ／Ｌ、 Ｍ ＯＳ Ｆ Ｅ Ｔ （１１はインバ
ータａ（２）の電源部分に接続され、そのゲートは電源
電位に接続されている。ＰチャネルＭ ＯＳ Ｆ Ｅ
Ｔ （３１はＮチャネルＭＯＳ Ｆ Ｅ Ｔ （１）と
並列に接続されており、そのゲートにはインバータａ（
２）の入力からインバータｂ （４１と遅延回路（５）
を通した信号が入力されている。
チャネ／Ｌ、 Ｍ ＯＳ Ｆ Ｅ Ｔ （１１はインバ
ータａ（２）の電源部分に接続され、そのゲートは電源
電位に接続されている。ＰチャネルＭ ＯＳ Ｆ Ｅ
Ｔ （３１はＮチャネルＭＯＳ Ｆ Ｅ Ｔ （１）と
並列に接続されており、そのゲートにはインバータａ（
２）の入力からインバータｂ （４１と遅延回路（５）
を通した信号が入力されている。
次にこの回路の動作について説明する。インバータａ（
２）の入力が“Ｈ”からＬ”と変化した場合、インバー
タｂ（４）によって信号が反転して“Ｌ″から“Ｈ″の
変化とする。更に、遅延回路（５）を通すことにより、
入力信号の変化よりも少し遅れてＰチャネルＭ ＯＳ
Ｆ Ｅ Ｔ （３）のゲート入力は変化する。従って、
インバータａ（２）のＰチャネルＭＯＳＦＥＴがＯＮＬ
、た直後はＰチャネルＭＯＳＦＥＴ（３）も同時にＯＮ
することになるため、ＯＵＴの電位は２つのＰチャネル
ＭＯ８ＦＥＴを通して電源電位近くまで上昇することに
なる。入力信号の変化から少し遅れてＰチャネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ （３１のゲート信号が変化してＯＦＦ
となるため、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ （１１
を通してＯＵＴの電位が決まるためＶ ｅｅ−Ｖ ｔｈ
が安定となる。
２）の入力が“Ｈ”からＬ”と変化した場合、インバー
タｂ（４）によって信号が反転して“Ｌ″から“Ｈ″の
変化とする。更に、遅延回路（５）を通すことにより、
入力信号の変化よりも少し遅れてＰチャネルＭ ＯＳ
Ｆ Ｅ Ｔ （３）のゲート入力は変化する。従って、
インバータａ（２）のＰチャネルＭＯＳＦＥＴがＯＮＬ
、た直後はＰチャネルＭＯＳＦＥＴ（３）も同時にＯＮ
することになるため、ＯＵＴの電位は２つのＰチャネル
ＭＯ８ＦＥＴを通して電源電位近くまで上昇することに
なる。入力信号の変化から少し遅れてＰチャネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ （３１のゲート信号が変化してＯＦＦ
となるため、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ （１１
を通してＯＵＴの電位が決まるためＶ ｅｅ−Ｖ ｔｈ
が安定となる。
なお、上記実施例ではインバータａに内部降圧回路を設
けた場合を示したが、ＮＡＮＤ回路やＮＯＲ回路等の他
のＣＭＯＳＦＥＴ回路にこの内部降圧回路を設けても同
様の効果を奏する。
けた場合を示したが、ＮＡＮＤ回路やＮＯＲ回路等の他
のＣＭＯＳＦＥＴ回路にこの内部降圧回路を設けても同
様の効果を奏する。
以上のようにこの発明によれば、ＮチャネルＭＯＳＦＥ
Ｔと並列にＰチャネルＭＯＳＦＥＴを接続してそのゲー
トに回路の入力信号からインバータと遅延回路を通した
信号を入力したため、入力信号が変化してから出力信号
が安定するまでの遅延時間を減少させる乙とができる。
Ｔと並列にＰチャネルＭＯＳＦＥＴを接続してそのゲー
トに回路の入力信号からインバータと遅延回路を通した
信号を入力したため、入力信号が変化してから出力信号
が安定するまでの遅延時間を減少させる乙とができる。
第１図は、この発明の一実施例による内部降圧回路を備
えた半導体ｓｍ回路の回路図、第２図は第１図の動作を
示すタイミング図、第３図は従来の内部降圧回路の回路
図、第４図はＮチャネルＭ０３ＦＥＴのドレイン、ゲー
トを電源電位に接続した場合のソース電位Ｖｓと電流Ｉ
Ｄｓの関係を示す曲線図、第５図は第３図の動作を示す
タイミング図である。 図において、（１）はＮチャネルＭＯＤＦＥＴ、（２］
は内部降圧回路を接続するインバータａ 、 （３）は
ＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ 、 （４１はインバ
ータｂ 、 ｆ５１は遅延回路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
えた半導体ｓｍ回路の回路図、第２図は第１図の動作を
示すタイミング図、第３図は従来の内部降圧回路の回路
図、第４図はＮチャネルＭ０３ＦＥＴのドレイン、ゲー
トを電源電位に接続した場合のソース電位Ｖｓと電流Ｉ
Ｄｓの関係を示す曲線図、第５図は第３図の動作を示す
タイミング図である。 図において、（１）はＮチャネルＭＯＤＦＥＴ、（２］
は内部降圧回路を接続するインバータａ 、 （３）は
ＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ 、 （４１はインバ
ータｂ 、 ｆ５１は遅延回路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ゲートとドレインを電源線に接続したＮチャネルＭＯＳ
ＦＥＴと並列にＰチャネルＭＯＳＦＥＴを接続し、その
ゲート入力として内部降圧回路を接続する回路の入力信
号から、インバータと、遅延回路を通した信号を入力し
た前記内部降圧回路を備えたことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030238A JPH03234119A (ja) | 1990-02-08 | 1990-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030238A JPH03234119A (ja) | 1990-02-08 | 1990-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03234119A true JPH03234119A (ja) | 1991-10-18 |
Family
ID=12298138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030238A Pending JPH03234119A (ja) | 1990-02-08 | 1990-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03234119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2687518A1 (fr) * | 1992-02-18 | 1993-08-20 | Nat Semiconductor Corp | Circuit de tampon d'entree de conversion ttl-cmos avec double seuil pour courant dynamique eleve et courant statique faible. |
-
1990
- 1990-02-08 JP JP2030238A patent/JPH03234119A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2687518A1 (fr) * | 1992-02-18 | 1993-08-20 | Nat Semiconductor Corp | Circuit de tampon d'entree de conversion ttl-cmos avec double seuil pour courant dynamique eleve et courant statique faible. |
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