JPH03235417A - ＢｉＣＭＯＳフルスィング駆動回路 - Google Patents
ＢｉＣＭＯＳフルスィング駆動回路Info
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- JPH03235417A JPH03235417A JP2273521A JP27352190A JPH03235417A JP H03235417 A JPH03235417 A JP H03235417A JP 2273521 A JP2273521 A JP 2273521A JP 27352190 A JP27352190 A JP 27352190A JP H03235417 A JPH03235417 A JP H03235417A
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- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はＢ ｉＣＭＯ３論理回路に関し、もっと詳細
には小さな電力消費だけで速く動作するスイッチング特
性を持つＢｉＣＭＯＳフルスイング（Ｆｕｌｌ ５ｗ１
ｎｏ）駆動回路に関するものである。
には小さな電力消費だけで速く動作するスイッチング特
性を持つＢｉＣＭＯＳフルスイング（Ｆｕｌｌ ５ｗ１
ｎｏ）駆動回路に関するものである。
（従来の技術及びその問題点）
第１図は従来のＢｉＣＭＯ８論理回路中のインバータ回
路を示すもので、入力信号がロウレベルの時出力端子を
ハイレベルへ引き上げるフルアップ制御部１はＰＭＯＳ
トランジスタＰ１のドレーン側をＮＭＯＳトランジスタ
Ｎ１のドレーン側に連結する。
路を示すもので、入力信号がロウレベルの時出力端子を
ハイレベルへ引き上げるフルアップ制御部１はＰＭＯＳ
トランジスタＰ１のドレーン側をＮＭＯＳトランジスタ
Ｎ１のドレーン側に連結する。
入力端子ＶＩＮに入力される信号がハイレベルの時後端
の出力駆動部３の出力信号をロウレベルへ引き下すフル
タウン制御部２は入力端子ＶＩＮにＮＭＯＳトランジス
タＮ２のゲートを連結し、上記ＮＭＯ３）ランジスタＮ
２のドレーン側を出力端子ＶＯＵＴに連結して上記入力
端子ＶＩＮにハイレベル信号が入力される時、上記出力
端子ＶＯＵＴをロウレベルへ引き下すようになる。そし
て、上記フルタウン制御部２は、ＮＭＯＳ）ランジスタ
Ｎ２のソース側にＮＭＯＳ）ランジスタＮ３を連結し、
このＮＭＯＳトランジスタＮ３のゲートを後端に構成さ
れる駆動部３のトランジスタＱ、のベース側に連結して
入力端子ＶＩＮにロウレベル信号が入力される時、上記
出力駆動部３のトランジスタＱ１に印加されたハイレベ
ル電位によって上記ＮＭＯＳトランジスタＮ３がターン
オンされるようにする。
の出力駆動部３の出力信号をロウレベルへ引き下すフル
タウン制御部２は入力端子ＶＩＮにＮＭＯＳトランジス
タＮ２のゲートを連結し、上記ＮＭＯ３）ランジスタＮ
２のドレーン側を出力端子ＶＯＵＴに連結して上記入力
端子ＶＩＮにハイレベル信号が入力される時、上記出力
端子ＶＯＵＴをロウレベルへ引き下すようになる。そし
て、上記フルタウン制御部２は、ＮＭＯＳ）ランジスタ
Ｎ２のソース側にＮＭＯＳ）ランジスタＮ３を連結し、
このＮＭＯＳトランジスタＮ３のゲートを後端に構成さ
れる駆動部３のトランジスタＱ、のベース側に連結して
入力端子ＶＩＮにロウレベル信号が入力される時、上記
出力駆動部３のトランジスタＱ１に印加されたハイレベ
ル電位によって上記ＮＭＯＳトランジスタＮ３がターン
オンされるようにする。
また、フルアップ制御部１及びフルタウン制御部２の信
号による信号を出力する出力駆動部３は、上記フルアッ
プ制御部１のＰＭＯＳトランジスタＰ１がターンされる
ことによってターンオンされるスイッチング用トランジ
スタＱ１をフルタウン制御部２のＮＭＯ３Ｉ−ランジス
タＮ２がターンオンされることによってターンオンされ
るスイッチング用トランジスタＱ２に連結する。
号による信号を出力する出力駆動部３は、上記フルアッ
プ制御部１のＰＭＯＳトランジスタＰ１がターンされる
ことによってターンオンされるスイッチング用トランジ
スタＱ１をフルタウン制御部２のＮＭＯ３Ｉ−ランジス
タＮ２がターンオンされることによってターンオンされ
るスイッチング用トランジスタＱ２に連結する。
このように構成された従来のＢ ｉＣＭＯＳインバータ
回路は入力端子ＶＩＮにハイレベル信号が印加されると
、フルアップ制御部１のＰＭＯＳトランジスタＰ１がタ
ーンオフ状態になり、これによってＮＭＯＳ）ランジス
タＮ１はターンオン状態のスイッチで動作してトランジ
スタＱ１のベース端子に蓄積された電荷を出力端子ＶＯ
ＵＴｆｌｌへ放電する。
回路は入力端子ＶＩＮにハイレベル信号が印加されると
、フルアップ制御部１のＰＭＯＳトランジスタＰ１がタ
ーンオフ状態になり、これによってＮＭＯＳ）ランジス
タＮ１はターンオン状態のスイッチで動作してトランジ
スタＱ１のベース端子に蓄積された電荷を出力端子ＶＯ
ＵＴｆｌｌへ放電する。
そして、上記ＰＭＯＳトランジスタＰ１がターンオフ状
態になるとＰＭＯＳトランジスタＰ１のドレーン側の電
位はロウレベル状態になるので、出力駆動部３のトラン
ジスタＱ１も同様にターンオフ状態になって出力端子Ｖ
ＯＵＴはロウレベルの信号を出力するようになる。
態になるとＰＭＯＳトランジスタＰ１のドレーン側の電
位はロウレベル状態になるので、出力駆動部３のトラン
ジスタＱ１も同様にターンオフ状態になって出力端子Ｖ
ＯＵＴはロウレベルの信号を出力するようになる。
この時、上記フルタウン制御部２のＮＭＯＳトランジス
タＮ２は入力端子ＶＩＮに印加されたハイレベル電位に
よってターンオン状態になり、これによってトランジス
タＱ２がターンオンされるので、上記出力端子ＶＯＵＴ
はトランジスタＱ２のコレクターエミッタ間の飽和電圧
ＶＣＥを持つロウレベル信号を出力するようになる。
タＮ２は入力端子ＶＩＮに印加されたハイレベル電位に
よってターンオン状態になり、これによってトランジス
タＱ２がターンオンされるので、上記出力端子ＶＯＵＴ
はトランジスタＱ２のコレクターエミッタ間の飽和電圧
ＶＣＥを持つロウレベル信号を出力するようになる。
一方、上記入力端子ＶＩＮにロウレベル信号が入力され
ると、フルアップ制御部１のＰＭＯＳトランジスタＰ１
はターンオン状態になるが、上記ＮＭＯＳトランジスタ
Ｎ１はターンオフ状態になってＰＭＯ３）ランジスタＰ
１のドレーン側の電位は上昇されて出力駆動部３のトラ
ンジスタＱ１はターンオンされる。
ると、フルアップ制御部１のＰＭＯＳトランジスタＰ１
はターンオン状態になるが、上記ＮＭＯＳトランジスタ
Ｎ１はターンオフ状態になってＰＭＯ３）ランジスタＰ
１のドレーン側の電位は上昇されて出力駆動部３のトラ
ンジスタＱ１はターンオンされる。
また、上記フルタウン制御部２のＮＭＯＳ）ランジスタ
Ｎ２は入力信号がロウレベルであるので、ターンオフ状
態になり、これによって出力駆動部３のトランジスタＱ
２はターンオフ状態になり、このトランジスタＱ２のベ
ース側に蓄積された電荷はＰＭＯＳトランジスタＰ１の
ドレーン側の電位がハイレベル状態になることによって
、上記フルタウン制御部２のＮＭＯＳトランジスタＮ４
がターンオンされて接地へ放電されるので、上記出力端
子ＶＯＵＴはハイレベル信号を出力するようになるが、
このハイレベル信号は電源電圧ＶＤＤからトランジスタ
Ｑ１のベース−エミッタ間の飽和電圧ＶＢＥだけダウン
された電圧状態になる。
Ｎ２は入力信号がロウレベルであるので、ターンオフ状
態になり、これによって出力駆動部３のトランジスタＱ
２はターンオフ状態になり、このトランジスタＱ２のベ
ース側に蓄積された電荷はＰＭＯＳトランジスタＰ１の
ドレーン側の電位がハイレベル状態になることによって
、上記フルタウン制御部２のＮＭＯＳトランジスタＮ４
がターンオンされて接地へ放電されるので、上記出力端
子ＶＯＵＴはハイレベル信号を出力するようになるが、
このハイレベル信号は電源電圧ＶＤＤからトランジスタ
Ｑ１のベース−エミッタ間の飽和電圧ＶＢＥだけダウン
された電圧状態になる。
このように従来のＢ ｉ ＣＭＯＳインバータ回路は、
出力端子ＶＯＵＴがハイレベル信号を出力する時、この
ハイレベル信号は上記電源電圧ＶＤＤからトランジスタ
Ｑ、のベース−エミッタ間の飽和電圧ＶＢＥだけ下降さ
れた状態のハイレベル信号であるし、出力端子ＶＯＵＴ
がロウレベル信号を出力する時このロウレベル信号はト
ランジスタＱ２のコレクターエミッタ間の飽和電圧ＶＣ
Ｅを持つロウレベル信号であるので、フルスイング（Ｆ
ｕｌｌ Ｓｗｉｎｇ）値を持つ信号を出力することので
きないものであった。
出力端子ＶＯＵＴがハイレベル信号を出力する時、この
ハイレベル信号は上記電源電圧ＶＤＤからトランジスタ
Ｑ、のベース−エミッタ間の飽和電圧ＶＢＥだけ下降さ
れた状態のハイレベル信号であるし、出力端子ＶＯＵＴ
がロウレベル信号を出力する時このロウレベル信号はト
ランジスタＱ２のコレクターエミッタ間の飽和電圧ＶＣ
Ｅを持つロウレベル信号であるので、フルスイング（Ｆ
ｕｌｌ Ｓｗｉｎｇ）値を持つ信号を出力することので
きないものであった。
このような欠点を補完するために、従来には、ＢｉＣＭ
ＯＳインバータ回路にＣＭＯＳインバータを追加に構成
するフルスイングインバータを使用するようになった。
ＯＳインバータ回路にＣＭＯＳインバータを追加に構成
するフルスイングインバータを使用するようになった。
第２図は上記のフルスイングインバータの回路図を示す
ものであり、インバータ■１はＢｉＣＭＯＳインバータ
回路のフルアップ制御部１に代わり構成するものである
。
ものであり、インバータ■１はＢｉＣＭＯＳインバータ
回路のフルアップ制御部１に代わり構成するものである
。
そして、上記入力端子ＶＩＮと出力端子ＶＯＵＴとの間
にＣＭＯＳインバータＩ２を追加して構成することによ
って、入力端子ＶＩＮにロウレベル信号が入力される時
上記インバータＩ２によって反転されたハイレベル信号
が出力端子ＶＯＵＴを通って出力され、上記入力端子Ｖ
ＩＮにハイレベル信号が入力されると、インバータＩ２
によって反転されたロウレベル信号が出力端子ＶＯＵＴ
を通って出力されることによって、フルスイング値が出
力されるが、上記インバータ■２によってスイッチング
される瞬間、電源ＶＤＤから接地端へ別の電流が流れる
ようになって付加的の電力が消耗されるという問題点が
あった。
にＣＭＯＳインバータＩ２を追加して構成することによ
って、入力端子ＶＩＮにロウレベル信号が入力される時
上記インバータＩ２によって反転されたハイレベル信号
が出力端子ＶＯＵＴを通って出力され、上記入力端子Ｖ
ＩＮにハイレベル信号が入力されると、インバータＩ２
によって反転されたロウレベル信号が出力端子ＶＯＵＴ
を通って出力されることによって、フルスイング値が出
力されるが、上記インバータ■２によってスイッチング
される瞬間、電源ＶＤＤから接地端へ別の電流が流れる
ようになって付加的の電力が消耗されるという問題点が
あった。
この発明はこのような問題点を解決するためのものであ
って、この発明の目的は、ＢｉＣＭＯＳインバータ回路
に遅延インバータを使用してフルスイング値の論理値を
出力すると共に付加的である電力消耗を防止することの
できるＢ ｉ ＣＭＯＳフルスイング駆動回路を提供す
る。
って、この発明の目的は、ＢｉＣＭＯＳインバータ回路
に遅延インバータを使用してフルスイング値の論理値を
出力すると共に付加的である電力消耗を防止することの
できるＢ ｉ ＣＭＯＳフルスイング駆動回路を提供す
る。
（課題を解決するための手段）
このような目的を達成するためのこの発明の特徴は、入
力信号を反転されるようにするインバータと、上記入力
信号及び上記インバータから印加される信号による制御
信号を出力するフルタウン制御部と、上記インバータ及
びフルタウン制御部の制御によって信号を出力する出力
駆動部とから構成されたＢｉＣＭＯＳインバータ回路に
おいて、上記ＢｉＣＭＯＳインバータ回路の入力端子と
出力端子との間に入力信号を遅延させて反転されるよう
にする遅延インバータが含まれて構成されることにある
。
力信号を反転されるようにするインバータと、上記入力
信号及び上記インバータから印加される信号による制御
信号を出力するフルタウン制御部と、上記インバータ及
びフルタウン制御部の制御によって信号を出力する出力
駆動部とから構成されたＢｉＣＭＯＳインバータ回路に
おいて、上記ＢｉＣＭＯＳインバータ回路の入力端子と
出力端子との間に入力信号を遅延させて反転されるよう
にする遅延インバータが含まれて構成されることにある
。
（実施例）
以下、この発明の実施例を添付された図面によって詳細
に説明する。
に説明する。
第３図はこの発明によるＢｉＣＭＯＳフルスイング駆動
装置の回路図であり、入力信号が印加される入力端子Ｖ
ＩＮに上記入力信号を反転させるインバータ１１を連結
し、このインバータ１１と同様に上記入力信号を遅延さ
せて反転されるようにする遅延インバータＤＩを連結す
る。
装置の回路図であり、入力信号が印加される入力端子Ｖ
ＩＮに上記入力信号を反転させるインバータ１１を連結
し、このインバータ１１と同様に上記入力信号を遅延さ
せて反転されるようにする遅延インバータＤＩを連結す
る。
また、インバータ■１及び遅延インバータＤＩに並列に
連結されて後端の出力駆動部３を制御するフルタウン制
御部２は、入力端子ＶＩＮにＮＭＯＳトランジスタＮ２
のゲートを連結し、ＮＭＯＳトランジスタＮ２のドレー
ン側を出力端子■ＯＵＴに連結して上記入力端子ＶＩＮ
にハイレベル信号が印加される時ＮＭＯＳトランジスタ
Ｎ２がターンオンされるようにする。
連結されて後端の出力駆動部３を制御するフルタウン制
御部２は、入力端子ＶＩＮにＮＭＯＳトランジスタＮ２
のゲートを連結し、ＮＭＯＳトランジスタＮ２のドレー
ン側を出力端子■ＯＵＴに連結して上記入力端子ＶＩＮ
にハイレベル信号が印加される時ＮＭＯＳトランジスタ
Ｎ２がターンオンされるようにする。
そして、上記フルタウン制御部２はＮＭＯＳトランジス
タＮ２のソース側にＮＭＯＳトランジスタＮ３を連結し
、このＮＭＯＳトランジスタＮ３のゲートを後端の出力
駆動部３のトランジスタＱ１のベース側に連結して上記
入力端子ＶＩＮにロウレベルが印加される時、出力駆動
部３のトランジスタＱ２のベース端子に印加されるハイ
レベル信号によってＮＭＯＳトランジスタＮ３がターン
オンされる。また、上記インバータＩｌ遅延インバータ
ＤＩ及びフルタウン制御部２に連結されて入力信号の反
転された信号が出力される出力駆動部３は、インバータ
■１の出力によって駆動されるトランジスタＱ１をフル
タウン制御部２のＮＭＯ３）ランジスタＮ２の駆動によ
って駆動されるトランジスタＱ２に連結する。
タＮ２のソース側にＮＭＯＳトランジスタＮ３を連結し
、このＮＭＯＳトランジスタＮ３のゲートを後端の出力
駆動部３のトランジスタＱ１のベース側に連結して上記
入力端子ＶＩＮにロウレベルが印加される時、出力駆動
部３のトランジスタＱ２のベース端子に印加されるハイ
レベル信号によってＮＭＯＳトランジスタＮ３がターン
オンされる。また、上記インバータＩｌ遅延インバータ
ＤＩ及びフルタウン制御部２に連結されて入力信号の反
転された信号が出力される出力駆動部３は、インバータ
■１の出力によって駆動されるトランジスタＱ１をフル
タウン制御部２のＮＭＯ３）ランジスタＮ２の駆動によ
って駆動されるトランジスタＱ２に連結する。
そして、上記出力駆動部３はトランジスタＱ。
のエミッタ側及び遅延インバータＤｒを出力端子ＶＯＵ
Ｔに連結して上記出力端子ＶＯＵＴを通って出力される
信号が上記遅延インバータＤＩの出力信号によって制御
されるようにする。
Ｔに連結して上記出力端子ＶＯＵＴを通って出力される
信号が上記遅延インバータＤＩの出力信号によって制御
されるようにする。
第４図は遅延インバータＤＩの回路図であり、入力端子
ＶＩＮに入力される入力信号を遅延させる遅延部４は、
入力端子に連結されるトランスミッションゲートＴ、、
Ｔ２から構成される。このトランスミッションゲートＴ
＋ 、 Ｔ ２のＮＭＯＳトランジスタＮ４．Ｎ５の
ゲート側は電源ＶＤＤに連結され、ＰＭＯＳトランジス
タＰ２．Ｐ３のゲート側は接地されているので通常ター
ンオン状態になって抵抗としての役割をするので後端に
構成されるＭＯＳトランジスタのゲートに形成されてい
る寄生コンデンサ性分と共に入力信号を遅延させるよう
に構成する。
ＶＩＮに入力される入力信号を遅延させる遅延部４は、
入力端子に連結されるトランスミッションゲートＴ、、
Ｔ２から構成される。このトランスミッションゲートＴ
＋ 、 Ｔ ２のＮＭＯＳトランジスタＮ４．Ｎ５の
ゲート側は電源ＶＤＤに連結され、ＰＭＯＳトランジス
タＰ２．Ｐ３のゲート側は接地されているので通常ター
ンオン状態になって抵抗としての役割をするので後端に
構成されるＭＯＳトランジスタのゲートに形成されてい
る寄生コンデンサ性分と共に入力信号を遅延させるよう
に構成する。
ここで、上記トランスミッションゲートＴＩＴ２は抵抗
に代替して構成することもある。また、入力端子ＶＩＮ
に印加される入力信号を上記遅延部４によって遅延され
た後、反転されるようにするインバータ遅延部５は上記
入力端子ＶＩＮに連結される漏洩電流防止用ＰＭＯＳト
ランジスタＰ４及びＮＭＯＳトランジスタＮ７を遅延部
４のトランスミッションゲートＴ１．Ｔ２に連結されて
インバータを構成するＰＭＯ３）ランジスタＰ５及びＮ
ＭＯＳトランジスタＮ６に連結する。
に代替して構成することもある。また、入力端子ＶＩＮ
に印加される入力信号を上記遅延部４によって遅延され
た後、反転されるようにするインバータ遅延部５は上記
入力端子ＶＩＮに連結される漏洩電流防止用ＰＭＯＳト
ランジスタＰ４及びＮＭＯＳトランジスタＮ７を遅延部
４のトランスミッションゲートＴ１．Ｔ２に連結されて
インバータを構成するＰＭＯ３）ランジスタＰ５及びＮ
ＭＯＳトランジスタＮ６に連結する。
このように構成されたこの発明のＢ ｉ ＣＭＯＳフル
スイング駆動回路は、入力端子ＶＩＮにハイレベル信号
が入力されると、このハイレベル信号が遅延インバータ
ＤＩによって遅延される間に上記ハイレベル信号はイン
バータ１１によって反転されてロウレベル信号へ出力駆
動部３のトランジスタＱ１のベース側に印加されるので
、トランジスタＱ、はターンオフ状態になり、フルタウ
ン制御ｇ２のＮＭＯＳトランジスタＮ２がターンオンさ
れてハイレベル信号が出力駆動部２のトランジスタＱ２
のベース側に印加されてトランジスタＱ２はターンオン
状態になる。従って、上記出力端子ＶＯＵＴは上記トラ
ンジスタＱ２のコレクターエミッタ間の飽和電圧ＶＣＥ
を持つロウレベル信号を出力するようにされるが、遅延
インバータＤ■へ印加されるハイレベル信号は遅延部４
によって遅延された後インバータ遅延部５のＰＭＯＳト
ランジスタＰ５及びＮＭＯＳトランジスタＮ６へ印加さ
れてＰＭＯＳトランジスタＰ４．Ｐ５はターンオフ状態
になり、ＮＭＯＳトランジスタＮ６゜Ｎ７はターンオン
状態になって出力端子ＶＯＵＴにアース（Ｇｒｏｕｎｃ
ｌ ）値を持つロウレベルを出力するので、トランジス
タＱ２のコレクターエミッタ間の飽和電圧ＶＣＥを持つ
ロウレベルを出力する出力端子は完全なアース値を持つ
ロウレベルを出力するようになる。
スイング駆動回路は、入力端子ＶＩＮにハイレベル信号
が入力されると、このハイレベル信号が遅延インバータ
ＤＩによって遅延される間に上記ハイレベル信号はイン
バータ１１によって反転されてロウレベル信号へ出力駆
動部３のトランジスタＱ１のベース側に印加されるので
、トランジスタＱ、はターンオフ状態になり、フルタウ
ン制御ｇ２のＮＭＯＳトランジスタＮ２がターンオンさ
れてハイレベル信号が出力駆動部２のトランジスタＱ２
のベース側に印加されてトランジスタＱ２はターンオン
状態になる。従って、上記出力端子ＶＯＵＴは上記トラ
ンジスタＱ２のコレクターエミッタ間の飽和電圧ＶＣＥ
を持つロウレベル信号を出力するようにされるが、遅延
インバータＤ■へ印加されるハイレベル信号は遅延部４
によって遅延された後インバータ遅延部５のＰＭＯＳト
ランジスタＰ５及びＮＭＯＳトランジスタＮ６へ印加さ
れてＰＭＯＳトランジスタＰ４．Ｐ５はターンオフ状態
になり、ＮＭＯＳトランジスタＮ６゜Ｎ７はターンオン
状態になって出力端子ＶＯＵＴにアース（Ｇｒｏｕｎｃ
ｌ ）値を持つロウレベルを出力するので、トランジス
タＱ２のコレクターエミッタ間の飽和電圧ＶＣＥを持つ
ロウレベルを出力する出力端子は完全なアース値を持つ
ロウレベルを出力するようになる。
そして、上記ハイレベル信号が遅延部４によって遅延さ
れる間にインバータ遅延部５の漏洩電流防圧用２量ＯＳ
トランジスタＰ４のゲートにはハイレベル信号によって
ターンオフ状態になるので、電源ＶＤＤから接地端へ流
れる漏洩電流を防止するようになる。また、上記入力端
子ＶＩＮにロウレベル信号が入力されると、このロウレ
ベル信号が遅延インバータＤＩによって遅延される間に
フルタウン制御部２のＮＭＯ３）ランジスタＮ２はター
ンオフされ、これによって出力駆動部３のトランジスタ
Ｑ２も同様にターンオフ状態になるが、上記ロウレベル
信号はインバータ■１によって反転されて出力駆動部３
のトランジスタＱ、のベース側ヘハイレベル信号を印加
してトランジスタＱｌはターンオンされて出力端子ＶＯ
ＵＴからハイレベル信号を出力するようになる。
れる間にインバータ遅延部５の漏洩電流防圧用２量ＯＳ
トランジスタＰ４のゲートにはハイレベル信号によって
ターンオフ状態になるので、電源ＶＤＤから接地端へ流
れる漏洩電流を防止するようになる。また、上記入力端
子ＶＩＮにロウレベル信号が入力されると、このロウレ
ベル信号が遅延インバータＤＩによって遅延される間に
フルタウン制御部２のＮＭＯ３）ランジスタＮ２はター
ンオフされ、これによって出力駆動部３のトランジスタ
Ｑ２も同様にターンオフ状態になるが、上記ロウレベル
信号はインバータ■１によって反転されて出力駆動部３
のトランジスタＱ、のベース側ヘハイレベル信号を印加
してトランジスタＱｌはターンオンされて出力端子ＶＯ
ＵＴからハイレベル信号を出力するようになる。
また、上記ハイレベル信号はｔ源ＶＤＤから供給される
ハイレベル状態の電圧からトランジスタＱｌのベース−
エミッタ間のターンオン電圧ＶＢＥが減少された状態の
ハイレベル信号を出力するようになるので、出力端子Ｖ
ＯＵＴはフルスイングのハイレベル信号を出力しないよ
うになるが、上記遅延インバータＤＩに印加されるロウ
レベル信号は遅延部４によって遅延された後、インバー
タ遅延部５のＰＭＯ８ｈランジスタＰ５及びＮＭＯＳト
ランジスタＮ６へ印加されて上記ＰＭＯＳトランジスタ
Ｐ４．Ｐ５はターンオンされ、ＮＭＯＳトランジスタＮ
６．Ｎ７はターンオフ状態になるので、ハイレベル状態
の信号を出力して上記出力端子ＶＯＵＴの出力を電源Ｖ
ＤＤから供給される電圧のフルスイング値を持つハイレ
ベル信号を出力するようになる。
ハイレベル状態の電圧からトランジスタＱｌのベース−
エミッタ間のターンオン電圧ＶＢＥが減少された状態の
ハイレベル信号を出力するようになるので、出力端子Ｖ
ＯＵＴはフルスイングのハイレベル信号を出力しないよ
うになるが、上記遅延インバータＤＩに印加されるロウ
レベル信号は遅延部４によって遅延された後、インバー
タ遅延部５のＰＭＯ８ｈランジスタＰ５及びＮＭＯＳト
ランジスタＮ６へ印加されて上記ＰＭＯＳトランジスタ
Ｐ４．Ｐ５はターンオンされ、ＮＭＯＳトランジスタＮ
６．Ｎ７はターンオフ状態になるので、ハイレベル状態
の信号を出力して上記出力端子ＶＯＵＴの出力を電源Ｖ
ＤＤから供給される電圧のフルスイング値を持つハイレ
ベル信号を出力するようになる。
そして、上記ロウレベル信号が遅延部４によって遅延さ
れる間に、漏洩電流防止用ＮＭＯＳトランジスタＮ７の
ゲートにはロウレベル信号が印加されて上記ＮＭＯＳト
ランジスタＮ７はターンオフ状態になるので、電源ＶＤ
Ｄから接地端へ流れる漏洩電流を防止するようになる。
れる間に、漏洩電流防止用ＮＭＯＳトランジスタＮ７の
ゲートにはロウレベル信号が印加されて上記ＮＭＯＳト
ランジスタＮ７はターンオフ状態になるので、電源ＶＤ
Ｄから接地端へ流れる漏洩電流を防止するようになる。
以上のようにこの発明は、Ｂ ｉ ＣＭＯＳインバータ
に漏洩電流防止用ＭＯＳトランジスタを持つ遅延インバ
ータを付加して使用することによって最小限の電力消費
だけにフルスイング値の出力を速くスイッチング時間内
に駆動することができるし、さらに上記のような遅延イ
ンバータをＢｉＣＭＯ３のＡＮＤゲート、ＮＯＲゲート
などのその他の論理回路に利用することができる効果が
ある。
に漏洩電流防止用ＭＯＳトランジスタを持つ遅延インバ
ータを付加して使用することによって最小限の電力消費
だけにフルスイング値の出力を速くスイッチング時間内
に駆動することができるし、さらに上記のような遅延イ
ンバータをＢｉＣＭＯ３のＡＮＤゲート、ＮＯＲゲート
などのその他の論理回路に利用することができる効果が
ある。
第１図は従来のＢ ｉＣＭＯＳインバータの回路図、
第２図は従来のフルスイングインバータの回路図、
第３図はこの発明によるＢ ｉＣＭＯＳフルスイフルス
イング駆動装置、 第４図はこの発明によるＢｉＣＭＯＳフルスイング駆動
装置に構成される遅延インバータの回路図である。 １・・・フルアップ制御部 ２・・・フルタウン制御部 ３・・・出力駆動部 ４・・・遅延部 ５・・・インバータ遅延部 Ｉｆ、Ｉ２・・・インバータ Ｄｌ・・・遅延インバータ Ｐ１〜Ｐ４・・・ＰＭＯＳトランジスタＮｌ〜Ｎ７・・
・ＮＭＯＳトランジスタＱ、、Ｑ２・・・トランジスタ Ｔ” １． Ｔ ２・・・トランスミッションゲート０
イング駆動装置、 第４図はこの発明によるＢｉＣＭＯＳフルスイング駆動
装置に構成される遅延インバータの回路図である。 １・・・フルアップ制御部 ２・・・フルタウン制御部 ３・・・出力駆動部 ４・・・遅延部 ５・・・インバータ遅延部 Ｉｆ、Ｉ２・・・インバータ Ｄｌ・・・遅延インバータ Ｐ１〜Ｐ４・・・ＰＭＯＳトランジスタＮｌ〜Ｎ７・・
・ＮＭＯＳトランジスタＱ、、Ｑ２・・・トランジスタ Ｔ” １． Ｔ ２・・・トランスミッションゲート０
Claims (1)
- 【特許請求の範囲】 １、入力信号を反転されるようにするインバータＩ１と
、上記入力信号及び上記インバータＩ１から印加される
信号による制御信号を出力するフルタウン制御部２と、
上記インバータＩ１及びフルタウン制御部２の制御によ
って信号を出力する出力駆動部３とから構成されたＢｉ
ＣＭＯＳインバータ回路において、 上記ＢｉＣＭＯＳインバータ回路の入力端子ＶＩＮと出
力端子ＶＯＵＴとの間に入力信号を遅延させて反転され
るようにする遅延インバータＤＩが含まれることを特徴
とするＢｉＣＭＯＳフルスィング駆動回路。 ２、遅延インバータＤＩは、 入力信号を遅延させる遅延部４と、上記遅延部４から印
加される遅延された入力信号を反転させるインバータ遅
延部５とから構成された請求項１記載のＢｉＣＭＯＳフ
ルスィング駆動回路。 ３、遅延部４は、 ＮＭＯＳトランジスタＮ４、Ｎ５のゲートを電源ＶＣＣ
と連結し、ＰＭＯＳトランジスタＰ２、Ｐ３のゲートを
接地に連結して抵抗として作用するトランスミッション
ゲートＴ＿１、Ｔ＿２とから構成された請求項２記載の
ＢｉＣＭＯＳフルスィング駆動回路。 ４、遅延部４は、 トランスミッションゲートＴ＿１、Ｔ＿２を抵抗として
構成させた請求項２記載のＢｉＣＭＯＳフルスィング駆
動回路。 ５、インバータ遅延部５は、 遅延部４に連結されてインバータとして動作するＮＭＯ
ＳトランジスタＮ６及びＰＭＯＳトランジスタＰ５と、
入力端子ＶＩＮ及びＰＭＯＳトランジスタＰ５に連結さ
れて接地へ流れる漏洩電流を防止するＰＭＯＳトランジ
スタＰ４と、上記入力端子ＶＩＮ及びＮＭＯＳトランジ
スタＮ６に連結されて接地へ流れる漏洩電流を防止する
ＮＭＯＳトランジスタＮ７とから構成された請求項２記
載のＢｉＣＭＯＳフルスィング駆動回路。
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| KR1990-887 | 1990-01-25 |
Publications (2)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202126A (ja) * | 1987-02-17 | 1988-08-22 | Toshiba Corp | 論理回路 |
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|---|---|---|---|---|
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| JPS62109427A (ja) * | 1985-11-07 | 1987-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4682054A (en) * | 1986-06-27 | 1987-07-21 | Motorola, Inc. | BICMOS driver with output voltage swing enhancement |
| JPH0691454B2 (ja) * | 1986-10-29 | 1994-11-14 | 株式会社東芝 | 出力バツフア回路 |
| US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
| US4845385A (en) * | 1988-06-21 | 1989-07-04 | Silicon Connections Corporation | BiCMOS logic circuits with reduced crowbar current |
| US4871928A (en) * | 1988-08-23 | 1989-10-03 | Motorola Inc. | BICMOS driver circuit with complementary outputs |
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- 1990-10-15 DE DE4032703A patent/DE4032703A1/de active Granted
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Patent Citations (1)
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