JPS62284523A - Ｔｔｌ両立可能併合パイポ−ラ／ｃｍｏｓ出力バツフア回路 - Google Patents
Ｔｔｌ両立可能併合パイポ−ラ／ｃｍｏｓ出力バツフア回路Info
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- JPS62284523A JPS62284523A JP62000981A JP98187A JPS62284523A JP S62284523 A JPS62284523 A JP S62284523A JP 62000981 A JP62000981 A JP 62000981A JP 98187 A JP98187 A JP 98187A JP S62284523 A JPS62284523 A JP S62284523A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の背景］
この発明は一般に出力バッファ回路に関するものである
。より特定的には、高電流駆動能力とＴ 。
。より特定的には、高電流駆動能力とＴ 。
ＴＬレベルと両立可能な低伝搬遅延を宵する複合バイポ
ーラ／ＣＭＯＳ出力バッファ回路に関するものである。
ーラ／ＣＭＯＳ出力バッファ回路に関するものである。
ＣＭＯＳトランジスタを用いる従来の出力バッファ回路
は一般に先行技術において公知である。
は一般に先行技術において公知である。
ＣＭＯＳトランジスタ技術の主要な不利な点は、それら
が大きな容量性負荷に不適である低電流駆動容量を有し
ていることである。一方先行技術のＣＭＯ３出力バッフ
８回路は、ＴＴＬレベルの両立性のために電流駆動を増
すために、出力が非常に大きいトランジスタを用いるた
めに修正され、そのためその出力において実質的伝搬遅
延を引き起こすという問題が結果として生ずる。
が大きな容量性負荷に不適である低電流駆動容量を有し
ていることである。一方先行技術のＣＭＯ３出力バッフ
８回路は、ＴＴＬレベルの両立性のために電流駆動を増
すために、出力が非常に大きいトランジスタを用いるた
めに修正され、そのためその出力において実質的伝搬遅
延を引き起こすという問題が結果として生ずる。
そのため、高電流駆動容量と低伝搬遅延という利点をを
する併合されたパイポー９フ０ＭＯ８出カバッファ回路
を提供するのが望ましいだろう。
する併合されたパイポー９フ０ＭＯ８出カバッファ回路
を提供するのが望ましいだろう。
この発明はバイポーラトランジスタとＣＭＯＳトランジ
スタの技術をともに組合わせることによって達成される
。その結果、バイポーラトランジスタとＣＭＯＳトラン
ジスタは併合されるかあるいは共通の半導体サブストレ
ートに配置されて集積回路出力バッファ装装置を形成す
る。
スタの技術をともに組合わせることによって達成される
。その結果、バイポーラトランジスタとＣＭＯＳトラン
ジスタは併合されるかあるいは共通の半導体サブストレ
ートに配置されて集積回路出力バッファ装装置を形成す
る。
［発明の要約］
従って、この発明の一般的な目的は、製造と組立てが比
較的簡単で経済的な、しかも従来の出力バッファ装置の
不利な点を克服する併合されたバイボーラ／ＣＭＯＳ出
力バッファ回路を提供することである。
較的簡単で経済的な、しかも従来の出力バッファ装置の
不利な点を克服する併合されたバイボーラ／ＣＭＯＳ出
力バッファ回路を提供することである。
この発明の目的は、電流駆動容量と低伝搬遅延を有する
併合されたバイポーラ／ＣＭＯＳ出力バッファ回路を提
供することである。
併合されたバイポーラ／ＣＭＯＳ出力バッファ回路を提
供することである。
この発明の別の目的は、ＴＴＬレベルと両立可能な２つ
の出力状態を提供する併合されたバイポーラトランジス
タとＣＭＯＳトランジスタで形成される出力バッファ回
路を提供することである。
の出力状態を提供する併合されたバイポーラトランジス
タとＣＭＯＳトランジスタで形成される出力バッファ回
路を提供することである。
この発明のさらに別の目的は、ＴＴＬレベルと両立可能
な３つの別個の出力状態を提供する併合されたバイポー
ラトランジスタとＣＭＯＳトランジスタで形成される出
力バッファ回路を提供することである。
な３つの別個の出力状態を提供する併合されたバイポー
ラトランジスタとＣＭＯＳトランジスタで形成される出
力バッファ回路を提供することである。
これらの目的および目標に従って、ＴＴＬレベルと両立
可能な２つの出力状態を提供するために併合されたバイ
ポーラトランジスタとＣＭＯＳトランジスタで形成され
る出力バッファ回路の供給に関係する。出力バッファ回
路は、そのゲートが入力端子に接続され、そのソースが
電源電位に接続されるＰ−チャネルＭＯＳトランジスタ
を含む。
可能な２つの出力状態を提供するために併合されたバイ
ポーラトランジスタとＣＭＯＳトランジスタで形成され
る出力バッファ回路の供給に関係する。出力バッファ回
路は、そのゲートが入力端子に接続され、そのソースが
電源電位に接続されるＰ−チャネルＭＯＳトランジスタ
を含む。
第１のバイポーラトランジスタは、そのコレクタが電源
電位に接続され、そのベースがＰ−チャネルトランジス
タのドレインに接続され、そしてそのエミッタが出力端
子に接続されている。第１Ｎ−チャネルＭＯＳトランジ
スタは、そのゲートが入力端子に接続され、そのドレイ
ンが電源電位に接続されている。第２バイポーラトラン
ジスタは、そのコレクタが出力端子に接続され、そのベ
ースが抵抗器を介して第１Ｎ−チャネルトランジスタの
ソースに接続され、そしてそのエミッタが接地電位に接
続されている。第２Ｎ−チャネルＭＯＳトランジスタは
、そのゲートがＰ−チャネルトランジスタのドレインに
接続され、そのドレインが第１Ｎ−チャネルトランジス
タのソースに接続され、そのソースが接地電位に接続さ
れている。第３Ｎ−チャネルＭＯＳトランジスタは、そ
のゲートが入力端子に接続され、そのドレインがＰチャ
ネルトランジスタのドレインに接続され、そのソースが
接地電位に接続されている。第３バイポーラトランジス
タは、そのベースが第１Ｎ−チャネルランジスタのソー
スに接続され、そのコレクタが第２バイポーラトランジ
スタのベースに接続され、そのエミッタが第２バイポー
ラトランジスタのコレクタに接続されている。
電位に接続され、そのベースがＰ−チャネルトランジス
タのドレインに接続され、そしてそのエミッタが出力端
子に接続されている。第１Ｎ−チャネルＭＯＳトランジ
スタは、そのゲートが入力端子に接続され、そのドレイ
ンが電源電位に接続されている。第２バイポーラトラン
ジスタは、そのコレクタが出力端子に接続され、そのベ
ースが抵抗器を介して第１Ｎ−チャネルトランジスタの
ソースに接続され、そしてそのエミッタが接地電位に接
続されている。第２Ｎ−チャネルＭＯＳトランジスタは
、そのゲートがＰ−チャネルトランジスタのドレインに
接続され、そのドレインが第１Ｎ−チャネルトランジス
タのソースに接続され、そのソースが接地電位に接続さ
れている。第３Ｎ−チャネルＭＯＳトランジスタは、そ
のゲートが入力端子に接続され、そのドレインがＰチャ
ネルトランジスタのドレインに接続され、そのソースが
接地電位に接続されている。第３バイポーラトランジス
タは、そのベースが第１Ｎ−チャネルランジスタのソー
スに接続され、そのコレクタが第２バイポーラトランジ
スタのベースに接続され、そのエミッタが第２バイポー
ラトランジスタのコレクタに接続されている。
この発明の別な局面において、３つの別個な出力状態を
有し、複数個のＣＭＯＳトランジスタと複数個のバイポ
ーラトランジスタで形成されている出力バッファ回路が
提供される。
有し、複数個のＣＭＯＳトランジスタと複数個のバイポ
ーラトランジスタで形成されている出力バッファ回路が
提供される。
この発明のこれらおよび他の目的と利点は、すべてにわ
たって同じ参照番号が対応する部品を示している添付図
面とともに、以下の詳細な説明を読むとより十分に明白
になるであろう。
たって同じ参照番号が対応する部品を示している添付図
面とともに、以下の詳細な説明を読むとより十分に明白
になるであろう。
［好ましい実施例の説明］
次に、図面を詳細に参照すると、ＴＴＬレベルと両立可
能な２つの出力状態を提供するこの発明に係る併合され
たバイポーラトランジスタ／ＣＭＯＳ（相補型金属酸化
物半導体）出力バッファ装置１０の概略回路図が第１図
に示されている。出力バッファ１０は、入力端子１２と
出力端子１４とを有している。バッファ装置は、入力端
子１．２で受けた０ＭＯ８論理レベルを、増加された電
流駆動容量とそのためより短い伝搬遅延を伴って、出力
端子１４でＴＴＬ論理レベルに変換するために機能す、
る。
能な２つの出力状態を提供するこの発明に係る併合され
たバイポーラトランジスタ／ＣＭＯＳ（相補型金属酸化
物半導体）出力バッファ装置１０の概略回路図が第１図
に示されている。出力バッファ１０は、入力端子１２と
出力端子１４とを有している。バッファ装置は、入力端
子１．２で受けた０ＭＯ８論理レベルを、増加された電
流駆動容量とそのためより短い伝搬遅延を伴って、出力
端子１４でＴＴＬ論理レベルに変換するために機能す、
る。
バッファ装置１０はＮ−チャネルＭＯＳ）−ランジスタ
Ｎｌ、Ｐ−チャネルＭＯＳトランジスタＰ３、第１放［
Ｎ−チャネルＭＯＳトランジスタＮ２、第２放ｆｆ１Ｎ
−チャネルＭＯＳトランジスタＮ４、プルダウンバイポ
ーラトランジスタＱ１およびプルアップバイポーラトラ
ンジスタＱ２を含む。
Ｎｌ、Ｐ−チャネルＭＯＳトランジスタＰ３、第１放［
Ｎ−チャネルＭＯＳトランジスタＮ２、第２放ｆｆ１Ｎ
−チャネルＭＯＳトランジスタＮ４、プルダウンバイポ
ーラトランジスタＱ１およびプルアップバイポーラトラ
ンジスタＱ２を含む。
プルダウンバイポーラトランジスタＱ１の飽和効果を制
御するための反飽和手段は、バイポーラトランジスタＱ
３および抵抗器Ｒとを含む。便宜上、Ｐ−チャネルトラ
ンジスタは特定の参照数字が後続する文字Ｐで表わされ
、またＮ−チャネルＭＯＳトランジスタは、特定の参照
数字が後続する文字Ｎで表わされるのが認められよう。
御するための反飽和手段は、バイポーラトランジスタＱ
３および抵抗器Ｒとを含む。便宜上、Ｐ−チャネルトラ
ンジスタは特定の参照数字が後続する文字Ｐで表わされ
、またＮ−チャネルＭＯＳトランジスタは、特定の参照
数字が後続する文字Ｎで表わされるのが認められよう。
Ｎ−チャネルＭＯＳトランジスタＮ１は、そのドレイン
電極が電源電圧あるいは電源電位ＶＣＣに接続され、そ
のソース電極が第１放電トランジスタＮ２のドレインに
接続され、そしてそのゲート電極が入力端子１２に接続
されている。電源電位ｖＣＣは一般に＋５．０ボルトで
ある。入力端子１２は、ローあるいはｒＯＪ論理状態と
ハイあるいは論理「１」との間を行き来する入力論理記
号Ｖ、Ｎを受信する。ＣＭＯ３入力論理レベルでは、ロ
ー状態はおおよそＯボルトで、ハイ状態はおおよそ電源
電位ＶＣＣすなわち＋５．０ボルトである。Ｐ−チャネ
ルＭＯＳトランジスタＰ３は、そのソース電極が電源電
位に接続され、そのドレインが第２放電トランジスタＮ
４のドレインに接続され、そのゲートが入力端子１２に
接続されている。
電極が電源電圧あるいは電源電位ＶＣＣに接続され、そ
のソース電極が第１放電トランジスタＮ２のドレインに
接続され、そしてそのゲート電極が入力端子１２に接続
されている。電源電位ｖＣＣは一般に＋５．０ボルトで
ある。入力端子１２は、ローあるいはｒＯＪ論理状態と
ハイあるいは論理「１」との間を行き来する入力論理記
号Ｖ、Ｎを受信する。ＣＭＯ３入力論理レベルでは、ロ
ー状態はおおよそＯボルトで、ハイ状態はおおよそ電源
電位ＶＣＣすなわち＋５．０ボルトである。Ｐ−チャネ
ルＭＯＳトランジスタＰ３は、そのソース電極が電源電
位に接続され、そのドレインが第２放電トランジスタＮ
４のドレインに接続され、そのゲートが入力端子１２に
接続されている。
プルダウンバイポーラトランジスタＱ１は、そのコレク
タがプルアップバイポーラトランジスタＱ２のエミッタ
および出力端子１４に接続されている。バイポーラトラ
ンジスタＱ１のエミッタは、第２放電トランジスタＮ２
のソースおよび接地電位に接続されている。トランジス
タＱ１のベースは、抵抗器Ｒの一端と飽和制御トランジ
スタＱ３のコレクタとに接続されている。抵抗器Ｒの他
端は、Ｎ−チャネルトランジスタＮ１のソース、第１放
電トランジスタＮ２のドレインおよび飽和制御トランジ
スタＱ３のベースに接続されている。
タがプルアップバイポーラトランジスタＱ２のエミッタ
および出力端子１４に接続されている。バイポーラトラ
ンジスタＱ１のエミッタは、第２放電トランジスタＮ２
のソースおよび接地電位に接続されている。トランジス
タＱ１のベースは、抵抗器Ｒの一端と飽和制御トランジ
スタＱ３のコレクタとに接続されている。抵抗器Ｒの他
端は、Ｎ−チャネルトランジスタＮ１のソース、第１放
電トランジスタＮ２のドレインおよび飽和制御トランジ
スタＱ３のベースに接続されている。
トランジスタＱ３のエミッタは、プルダウンバイポーラ
トランジスタＱ１のコレクタに接続されている。プルア
ップバイポーラトランジスタＱ２のコレクタは、電源電
位ｖＣＣに接続されている。
トランジスタＱ１のコレクタに接続されている。プルア
ップバイポーラトランジスタＱ２のコレクタは、電源電
位ｖＣＣに接続されている。
トランジスタＱ２のベースは、トランジスタＰ３゜Ｎ４
のドレインとトランジスタＮ２のゲートに接続されてい
る。第２放電トランジスタＮ４のソースは、接地電位に
接続され、トランジスタＮ４のベースは入力端子１２に
接続されている。
のドレインとトランジスタＮ２のゲートに接続されてい
る。第２放電トランジスタＮ４のソースは、接地電位に
接続され、トランジスタＮ４のベースは入力端子１２に
接続されている。
バイポーラトランジスタＱ１は、電流シンクトランジス
タを規定し、プルダウン素子として動作する。バイポー
ラトランジスタＱ２は電流源トランジスタを規定し、プ
ルアップ素子として動作する。これらのトランジスタＱ
１．Ｑ２は、通常は「ブツシュ／プル」様式として知ら
れるように動作される。バイポーラトランジスタはＣＭ
ＯＳトランジスタに優る利点を有している、すなわち、
前者は、容量性出力負荷を駆動するために用いられるよ
り高い電流源／ｉｔｉ流溜め能力を与える能力を有して
いるという点である。
タを規定し、プルダウン素子として動作する。バイポー
ラトランジスタＱ２は電流源トランジスタを規定し、プ
ルアップ素子として動作する。これらのトランジスタＱ
１．Ｑ２は、通常は「ブツシュ／プル」様式として知ら
れるように動作される。バイポーラトランジスタはＣＭ
ＯＳトランジスタに優る利点を有している、すなわち、
前者は、容量性出力負荷を駆動するために用いられるよ
り高い電流源／ｉｔｉ流溜め能力を与える能力を有して
いるという点である。
飽和制御トランジスタＱ３および抵抗器Ｒからなる反飽
和手段は、プルダウンバイポーラトランジスタＱ１の飽
和を制御するために用いられ、それによって、ショット
キーダイオードの必要性をなくする。それゆえ、出力バ
ッファ装置１０の製作方法上の複雑さは、最少にされ、
このようにして、コストは減らされる。トランジスタＱ
１が飽和領域に入ると、そのコレクターエミッタ電圧は
、出力電圧ＶＯのプルダウンを出力端子１４において減
じる。トランジスタＱ３に係るベース−エミッタの電圧
降下Ｖ、ε（Ｑ３）は、トランジスタＱ１にかかるベー
ス−エミッタ電圧降下Ｖａ Ｅ（Ｑ Ｉ）と抵抗器Ｒに
かかる電圧降下Ｖ、の合計から、出力電圧ｖｏを差し引
いたものに、すなわち、ＶＩＩＥ（。、）＋ｖ、−Ｖ、
に等しい。抵抗器Ｒの抵抗値とトランジスタＱ３．Ｑｌ
のジオメトリ−を選択することによって、そのためにト
ランジスタＱ１がきつい飽和領域に入る前に、飽和制御
トランジスタＱ３は導通して電流をトランジスタＱ１の
ベースからトランジスタＱ３を介してトランジスタＱ１
のコレクタへ転換し、それによってトランジスタＱ１が
さらに飽和領域に強制されることが防がれる。その結果
、トランジスタＱ１のベースにおける過度の蓄積電荷は
、動作の増加するスイッチング速度を許容するために減
らされる。
和手段は、プルダウンバイポーラトランジスタＱ１の飽
和を制御するために用いられ、それによって、ショット
キーダイオードの必要性をなくする。それゆえ、出力バ
ッファ装置１０の製作方法上の複雑さは、最少にされ、
このようにして、コストは減らされる。トランジスタＱ
１が飽和領域に入ると、そのコレクターエミッタ電圧は
、出力電圧ＶＯのプルダウンを出力端子１４において減
じる。トランジスタＱ３に係るベース−エミッタの電圧
降下Ｖ、ε（Ｑ３）は、トランジスタＱ１にかかるベー
ス−エミッタ電圧降下Ｖａ Ｅ（Ｑ Ｉ）と抵抗器Ｒに
かかる電圧降下Ｖ、の合計から、出力電圧ｖｏを差し引
いたものに、すなわち、ＶＩＩＥ（。、）＋ｖ、−Ｖ、
に等しい。抵抗器Ｒの抵抗値とトランジスタＱ３．Ｑｌ
のジオメトリ−を選択することによって、そのためにト
ランジスタＱ１がきつい飽和領域に入る前に、飽和制御
トランジスタＱ３は導通して電流をトランジスタＱ１の
ベースからトランジスタＱ３を介してトランジスタＱ１
のコレクタへ転換し、それによってトランジスタＱ１が
さらに飽和領域に強制されることが防がれる。その結果
、トランジスタＱ１のベースにおける過度の蓄積電荷は
、動作の増加するスイッチング速度を許容するために減
らされる。
Ｎ−チャネルトランジスタＮ２は、それを素早くオフに
するため、バイポーラトランジスタＱ１のベースからの
放電通路を提供し、それによって、出力端子１４におけ
るロー・ハイ転換を容易にし、かつ速度を速める。Ｎ−
トランジスタＮ４は、それを素早（オフにするため、バ
イポーラトランジスタＱ２のベースからの放電通路を提
供し、それによって、出力端子１４におけるハイ・ロー
転換を容易にし、かつ速度を速める。出力バッファ装置
１０はモノリシック集積回路の単一のシリコンチップ上
に形成されていてもよいことは当業者にとって理解され
るべきである。さらに、バイポーラトランジスタＱ１．
Ｑ２およびＱ３がすべてＮＰＮ型の導電性であっても、
これらのトランジスタはＰＮＰ型と置換えられてよいこ
とが注目されよう。
するため、バイポーラトランジスタＱ１のベースからの
放電通路を提供し、それによって、出力端子１４におけ
るロー・ハイ転換を容易にし、かつ速度を速める。Ｎ−
トランジスタＮ４は、それを素早（オフにするため、バ
イポーラトランジスタＱ２のベースからの放電通路を提
供し、それによって、出力端子１４におけるハイ・ロー
転換を容易にし、かつ速度を速める。出力バッファ装置
１０はモノリシック集積回路の単一のシリコンチップ上
に形成されていてもよいことは当業者にとって理解され
るべきである。さらに、バイポーラトランジスタＱ１．
Ｑ２およびＱ３がすべてＮＰＮ型の導電性であっても、
これらのトランジスタはＰＮＰ型と置換えられてよいこ
とが注目されよう。
さて、前述のように構成されるこの発明の出力バッファ
装置１０の動作が、説明される。入力論理信号ＶＩＮが
ローあるいは「０」状態であると仮定すると、Ｐ−チャ
ネルのＭＯＳトランジスタＰ３は導電状態となり、また
、Ｎ−チャネルＭＯＳトランジスタＮ１は非導電にされ
るであろう。
装置１０の動作が、説明される。入力論理信号ＶＩＮが
ローあるいは「０」状態であると仮定すると、Ｐ−チャ
ネルのＭＯＳトランジスタＰ３は導電状態となり、また
、Ｎ−チャネルＭＯＳトランジスタＮ１は非導電にされ
るであろう。
トランジスタＰ３が導電した状態マは、バイポーラトラ
ンジスタＱ２のベースに駆動電流が与えられ、これをオ
ンにして出力電圧をプルアップする。
ンジスタＱ２のベースに駆動電流が与えられ、これをオ
ンにして出力電圧をプルアップする。
その結果、出力端子１４は、ハイあるいは「１」状態に
向かって素早く充電をし始めるだろう。ハイな状態にお
けるこの出力電圧ＶＯは、電源電位■ＣＣからＭＯＳト
ランジスタＰ３のチャネルにかかる電圧降下Ｖ（ｐ 、
）とバイポーラトランジスタＱ２にかかるベース−エミ
ッタ電圧Ｖ、ε（Ｑｌ）との合計を引いたものに等しく
なるであろう。一般に、電圧Ｖ（ｐ ａ）は約＋０．２
ボルトであり、電圧ＶＢ Ｅ（Ｑ ２）は、約＋０．８
ボルトである。したがって、ハイな状態における出力電
圧ＶＯは、はぼ＋４．０ボルトであろう。
向かって素早く充電をし始めるだろう。ハイな状態にお
けるこの出力電圧ＶＯは、電源電位■ＣＣからＭＯＳト
ランジスタＰ３のチャネルにかかる電圧降下Ｖ（ｐ 、
）とバイポーラトランジスタＱ２にかかるベース−エミ
ッタ電圧Ｖ、ε（Ｑｌ）との合計を引いたものに等しく
なるであろう。一般に、電圧Ｖ（ｐ ａ）は約＋０．２
ボルトであり、電圧ＶＢ Ｅ（Ｑ ２）は、約＋０．８
ボルトである。したがって、ハイな状態における出力電
圧ＶＯは、はぼ＋４．０ボルトであろう。
入力端子１２における入力論理信号ＶＩＮがローレベル
の状態から切換えをし、トランジスタＮ１、Ｑｌのしき
い値電圧の合計すなわちＶ□（Ｍ、）＋Ｖａ Ｅ（Ｑ
Ｉ）以上に増すとき、トランジスタＮｌ。
の状態から切換えをし、トランジスタＮ１、Ｑｌのしき
い値電圧の合計すなわちＶ□（Ｍ、）＋Ｖａ Ｅ（Ｑ
Ｉ）以上に増すとき、トランジスタＮｌ。
Ｑｌは、出力端子１４における出力電圧をプルダウンす
るために導電され始めるであろう。その結果、出力電圧
ＶＯはローあるいはｒＯＪ状態にプルダウンされるであ
ろう。ロー状態におけるこの出力電圧ｖｏは、トランジ
スタＱ、にかかるコレクターエミッタ電圧降下ＶＣＥ（
Ｑ ＋）に等しくなるであろう。
るために導電され始めるであろう。その結果、出力電圧
ＶＯはローあるいはｒＯＪ状態にプルダウンされるであ
ろう。ロー状態におけるこの出力電圧ｖｏは、トランジ
スタＱ、にかかるコレクターエミッタ電圧降下ＶＣＥ（
Ｑ ＋）に等しくなるであろう。
入力端子１２におけるロー・ハイ転換では、トランジス
タＱ１が出力端子１４でのハイ・ロー転換における遅延
を減じるため、にオンされるとき、トランジスタＱ２を
できる限り素早くオフする必要がある。入力信号が、ト
ランジスタＮ４のゲートがプルアップされるという事実
に起因するハイ状態であるとき、トランジスタＮ４は素
早くオンするので、その過度のベース電荷を放電するた
めに、トランジスタＱ２のベースからの接地への導電性
の放電通路が存在するであろう。入力端子１２における
ハイ争ロー転換では、出力端子１４におけるロー・ハイ
転換の遅延を減じるためにトランジスタＱ２がオンされ
るとき、トランジスタＱ１をできる限り素早くオフする
必要がある。入力信号が、トランジスタＮ２のゲートが
トランジスタＰ３を通してプルアップされるという事実
に起因するロー状態にあるとき、トランジスタＮ２は素
早くオンするので、その過度のベース電荷を放電するた
めに、トランジスタＱ１のベースから接地への導電性放
電通路が存在するであろう。
タＱ１が出力端子１４でのハイ・ロー転換における遅延
を減じるため、にオンされるとき、トランジスタＱ２を
できる限り素早くオフする必要がある。入力信号が、ト
ランジスタＮ４のゲートがプルアップされるという事実
に起因するハイ状態であるとき、トランジスタＮ４は素
早くオンするので、その過度のベース電荷を放電するた
めに、トランジスタＱ２のベースからの接地への導電性
の放電通路が存在するであろう。入力端子１２における
ハイ争ロー転換では、出力端子１４におけるロー・ハイ
転換の遅延を減じるためにトランジスタＱ２がオンされ
るとき、トランジスタＱ１をできる限り素早くオフする
必要がある。入力信号が、トランジスタＮ２のゲートが
トランジスタＰ３を通してプルアップされるという事実
に起因するロー状態にあるとき、トランジスタＮ２は素
早くオンするので、その過度のベース電荷を放電するた
めに、トランジスタＱ１のベースから接地への導電性放
電通路が存在するであろう。
第２図では、ＴＴＬレベルと両立可能の３つの別個の出
力状態を提供するこの発明の併合されたバイポーラ／０
ＭＯ５出力バッファ装置１１０の概略回路図が示されて
いる。第２図の出力バッファ装置１１０は、第１図のバ
ッファ装置１０の構成要素のすべてを含み、またさらに
、２つの付加的な可能化Ｐ−チャネルＭＯＳトランジス
タＰ５゜Ｐ６と２つの付加的な放電Ｎ−チャネルＭＯＳ
トランジスタＮ７．Ｎ８とを含んでいる。第２図の構成
要素のすべては、第１図のそれに同一で、同じ参照数字
で示されている。第１図および第２図の相違点は、４つ
のＭＯＳトランジスタＰ５．Ｐ６、Ｎ７およびＮ８の接
続に存するので、これらの接続についてのみ説明されよ
う。
力状態を提供するこの発明の併合されたバイポーラ／０
ＭＯ５出力バッファ装置１１０の概略回路図が示されて
いる。第２図の出力バッファ装置１１０は、第１図のバ
ッファ装置１０の構成要素のすべてを含み、またさらに
、２つの付加的な可能化Ｐ−チャネルＭＯＳトランジス
タＰ５゜Ｐ６と２つの付加的な放電Ｎ−チャネルＭＯＳ
トランジスタＮ７．Ｎ８とを含んでいる。第２図の構成
要素のすべては、第１図のそれに同一で、同じ参照数字
で示されている。第１図および第２図の相違点は、４つ
のＭＯＳトランジスタＰ５．Ｐ６、Ｎ７およびＮ８の接
続に存するので、これらの接続についてのみ説明されよ
う。
特に、可能化Ｐ−チャネルトランジスタＰ５は、そのソ
ース電極が電源電位ｖＣＣに接続され、そのドレイン電
極がＰ−チャネルトランジスタＰ３のソース電極に接続
され、そのゲート電極が第２入力端子１３に接続されて
いる。第２入力端子１３はロー状態とハイ状態とを行き
来する可能化信号ＶＥＮを受信する。可能化Ｐ−チャネ
ルトランジスタＰ６は、そのソース電極がやはり電源電
位ｖＣＣに接続され、そのドレイン電極がＮ−チャネル
トランジスタＮ１のドレインに接続され、そのゲート電
極が第２入力端子１３に接続されている。放電Ｎ−チャ
ネルトランジスタＮ７は、そのドレイン電極がバイポー
ラトランジスタＱ２のベースに接続され、そのソース電
極が接地電位に接続され、そのゲート電極が第２入力端
子１３に接続されている。放電Ｎ−チャネルトランジス
タＮ８は、そのドレイン電極が抵抗器Ｒを介してバイポ
ーラトランジスタＱ１のベースに接続され、そのソース
電極が接地電位に接続され、そのゲート電極が第２入力
端子１３に接続されている。
ース電極が電源電位ｖＣＣに接続され、そのドレイン電
極がＰ−チャネルトランジスタＰ３のソース電極に接続
され、そのゲート電極が第２入力端子１３に接続されて
いる。第２入力端子１３はロー状態とハイ状態とを行き
来する可能化信号ＶＥＮを受信する。可能化Ｐ−チャネ
ルトランジスタＰ６は、そのソース電極がやはり電源電
位ｖＣＣに接続され、そのドレイン電極がＮ−チャネル
トランジスタＮ１のドレインに接続され、そのゲート電
極が第２入力端子１３に接続されている。放電Ｎ−チャ
ネルトランジスタＮ７は、そのドレイン電極がバイポー
ラトランジスタＱ２のベースに接続され、そのソース電
極が接地電位に接続され、そのゲート電極が第２入力端
子１３に接続されている。放電Ｎ−チャネルトランジス
タＮ８は、そのドレイン電極が抵抗器Ｒを介してバイポ
ーラトランジスタＱ１のベースに接続され、そのソース
電極が接地電位に接続され、そのゲート電極が第２入力
端子１３に接続されている。
第２図の、第１図との動作における相違点のみ説明され
よう。可能化信号ｖＥＮがハイ状態にあるとき、両方の
Ｐ−チャネルトランジスタＰ５゜Ｐ６は非導電にされ、
したがって両方のバイポーラトランジスタＱｌ、Ｑ２は
、第１入力端子１２に与えられる入力論理信号の状態に
かかわらずオフされるであろう。その結果、出力電圧ｖ
ｏは、３状態あるいは丁浮動」状態レベルになるであろ
う。この３状態レベルは、ハイ状態レベルとロー状態レ
ベルとのほぼ中間レベルの電圧である。それぞれのトラ
ンジスタＱ２．Ｑｌのベースからいかなる蓄積電荷をも
除くため、可能化信号ｖＥＮがハイ状態にあるとき、Ｎ
−チャネルトランジスタＮ７．Ｎ８は双方ともオンされ
、それによってそれらがオフ状態に保持されるであろう
ことが確実になる。可能化信号ＶＥＮがロー状態である
とき、電源電位ＶＣＣをＰ−チャネルトランジスタＰ３
のソースとＮ−チャネルトランジスタＮ１のドレインと
に印加するために、両方のＰ−チャネルトランジスタＰ
５．Ｐ６は導電状態になるであろう。したがって、バッ
ファ装置１１０の動作は第１図に関して直前に説明した
ものと同一であろう。
よう。可能化信号ｖＥＮがハイ状態にあるとき、両方の
Ｐ−チャネルトランジスタＰ５゜Ｐ６は非導電にされ、
したがって両方のバイポーラトランジスタＱｌ、Ｑ２は
、第１入力端子１２に与えられる入力論理信号の状態に
かかわらずオフされるであろう。その結果、出力電圧ｖ
ｏは、３状態あるいは丁浮動」状態レベルになるであろ
う。この３状態レベルは、ハイ状態レベルとロー状態レ
ベルとのほぼ中間レベルの電圧である。それぞれのトラ
ンジスタＱ２．Ｑｌのベースからいかなる蓄積電荷をも
除くため、可能化信号ｖＥＮがハイ状態にあるとき、Ｎ
−チャネルトランジスタＮ７．Ｎ８は双方ともオンされ
、それによってそれらがオフ状態に保持されるであろう
ことが確実になる。可能化信号ＶＥＮがロー状態である
とき、電源電位ＶＣＣをＰ−チャネルトランジスタＰ３
のソースとＮ−チャネルトランジスタＮ１のドレインと
に印加するために、両方のＰ−チャネルトランジスタＰ
５．Ｐ６は導電状態になるであろう。したがって、バッ
ファ装置１１０の動作は第１図に関して直前に説明した
ものと同一であろう。
第３図において、参照数字２１０で示される第１図の出
力バッファ回路の第２の実施例が示されている。第１図
の出力バッファ回路１０は、ローレベル状態での出力電
圧が、抵抗器Ｒの抵抗値によって制御されるという点で
不利益を有している。
力バッファ回路の第２の実施例が示されている。第１図
の出力バッファ回路１０は、ローレベル状態での出力電
圧が、抵抗器Ｒの抵抗値によって制御されるという点で
不利益を有している。
製造コストを増す抵抗値は正確に製作されなげればなら
ない。さらに、バッファ回路１０は、高い動作温度にお
ける抵抗器Ｒの抵抗値の変化を十分に補わない。バッフ
ァ回路２１０は、第１図の回路が改良されたものであり
、第１図の構成要素のすべてを含み、さらに、バイポー
ラトランジスタＱ４．Ｑ５および抵抗器Ｒ１が付加され
ている。
ない。さらに、バッファ回路１０は、高い動作温度にお
ける抵抗器Ｒの抵抗値の変化を十分に補わない。バッフ
ァ回路２１０は、第１図の回路が改良されたものであり
、第１図の構成要素のすべてを含み、さらに、バイポー
ラトランジスタＱ４．Ｑ５および抵抗器Ｒ１が付加され
ている。
第１図に同じか、あるいは同じように機能する構成要素
は、同じ参照数字が与えられており、一般に重ねて説明
されない。
は、同じ参照数字が与えられており、一般に重ねて説明
されない。
バイポーラトランジスタＱ４．Ｑ５は、電圧源を形成し
、抵抗器Ｒ１，Ｒは分圧器を形成している。Ｎ−チャネ
ルＭＯＳトランジスタＮ２は、そのドレインがバイポー
ラトランジスタＱ１のベースに接続され、能動プルダウ
ントランジスタとして機能し、出力端子１４におけるロ
ー・ハイ転換時間を減する。トランジスタＮ２のゲート
およびソース電極は、第１図と同様の態様で接続されて
いる。ダイオード接続トランジスタＱ４のコレクタとベ
ースは一緒になりトランジスタＱ５のエミッタに接続さ
れている。トランジスタＱ４のエミッタは接地電位に接
続されている。ダイオード接続トラジスタＱ５のコレク
タとベースは、−緒になり、さらに、第１Ｎ−チャネル
トランジスタＮ１のソースと抵抗器Ｒ１の一端に接続さ
れている。
、抵抗器Ｒ１，Ｒは分圧器を形成している。Ｎ−チャネ
ルＭＯＳトランジスタＮ２は、そのドレインがバイポー
ラトランジスタＱ１のベースに接続され、能動プルダウ
ントランジスタとして機能し、出力端子１４におけるロ
ー・ハイ転換時間を減する。トランジスタＮ２のゲート
およびソース電極は、第１図と同様の態様で接続されて
いる。ダイオード接続トランジスタＱ４のコレクタとベ
ースは一緒になりトランジスタＱ５のエミッタに接続さ
れている。トランジスタＱ４のエミッタは接地電位に接
続されている。ダイオード接続トラジスタＱ５のコレク
タとベースは、−緒になり、さらに、第１Ｎ−チャネル
トランジスタＮ１のソースと抵抗器Ｒ１の一端に接続さ
れている。
抵抗器Ｒ１の他端は、抵抗器Ｒの他端に接続されている
。
。
動作において、ローレベル状態における出力電圧は、抵
抗器Ｒ１，Ｈの割合と、製造過程においてより簡単に調
節され得るトランジスタＱｌ、Ｑ４およびＱ５のベース
−エミッタ（Ｖａε）電圧とによって制御されるであろ
う。換言すれば、人力論理電圧ＶＩＮがハイレベル状態
であるとき、トランジスタＱ２は、オフとされ、また、
トランジスタＱ５の共通のコレクターベースにおける電
圧は、Ｖａ Ｅ（Ｑ ＊）＋Ｖａ Ｅ（Ｑ ｓ）ニ上界
スルタロう。したがって、抵抗器Ｒ１，Ｈにかかる電圧
降下はＳＶａ Ｅ（Ｑ ａ）＋Ｖａ Ｅ（Ｑ り Ｖ
ａ Ｅ（Ｑ ＋）ｉ：：等しくなるであろう。抵抗器Ｒ
１，Ｒは、トランジスタＱ３のコレクタベース接合にか
かる制御されたバイアス電圧を提供するために、分圧器
とじて働くだろう。その結果、ローレベル状態における
出力端子１４の出力電圧は、実質的に一定に保たれるで
あろう。第３図の回路動作は第１図に関して説明された
ものと同一であるので、その操作に関する詳細な議論は
再び繰返されないであろう。
抗器Ｒ１，Ｈの割合と、製造過程においてより簡単に調
節され得るトランジスタＱｌ、Ｑ４およびＱ５のベース
−エミッタ（Ｖａε）電圧とによって制御されるであろ
う。換言すれば、人力論理電圧ＶＩＮがハイレベル状態
であるとき、トランジスタＱ２は、オフとされ、また、
トランジスタＱ５の共通のコレクターベースにおける電
圧は、Ｖａ Ｅ（Ｑ ＊）＋Ｖａ Ｅ（Ｑ ｓ）ニ上界
スルタロう。したがって、抵抗器Ｒ１，Ｈにかかる電圧
降下はＳＶａ Ｅ（Ｑ ａ）＋Ｖａ Ｅ（Ｑ り Ｖ
ａ Ｅ（Ｑ ＋）ｉ：：等しくなるであろう。抵抗器Ｒ
１，Ｒは、トランジスタＱ３のコレクタベース接合にか
かる制御されたバイアス電圧を提供するために、分圧器
とじて働くだろう。その結果、ローレベル状態における
出力端子１４の出力電圧は、実質的に一定に保たれるで
あろう。第３図の回路動作は第１図に関して説明された
ものと同一であるので、その操作に関する詳細な議論は
再び繰返されないであろう。
第４図において、参照数字３１０で示される第１図の出
力バッファ回路の第３の実施例が図示されている。見ら
れるように、出力バッファ回路３１０は第３図の回路と
付加的なＮ−チャネルＭＯＳトランジスタＮ９を含む。
力バッファ回路の第３の実施例が図示されている。見ら
れるように、出力バッファ回路３１０は第３図の回路と
付加的なＮ−チャネルＭＯＳトランジスタＮ９を含む。
トランジスタＮ９のゲートおよびドレイン電極は、−緒
になり電源電位ｖＣＣに接続される。トランジスタＮ９
のソースは、トランジスタＱ４のコレクタと、トランジ
スタＱ５のエミッタとに接続されている。トランジスタ
Ｎ９は、トランジスタＱ４のベースとトランジスタＱ５
のエミッタを常に充電されるように保持するブリード抵
抗器として役立ち、それによって、プルダウンバイポー
ラトランジスタＱ１をオンにするのに要する時間量を減
じる。この違い以外は、第４図の構成要素接続および回
路動作は、第３図の回路に同一である。当業者にとって
は、トランジスタＮ９はＰ−チャネルＭＯＳトランジス
タあるいは抵抗器のどちらかによって取換えられてもよ
いことが理解されるべきである。
になり電源電位ｖＣＣに接続される。トランジスタＮ９
のソースは、トランジスタＱ４のコレクタと、トランジ
スタＱ５のエミッタとに接続されている。トランジスタ
Ｎ９は、トランジスタＱ４のベースとトランジスタＱ５
のエミッタを常に充電されるように保持するブリード抵
抗器として役立ち、それによって、プルダウンバイポー
ラトランジスタＱ１をオンにするのに要する時間量を減
じる。この違い以外は、第４図の構成要素接続および回
路動作は、第３図の回路に同一である。当業者にとって
は、トランジスタＮ９はＰ−チャネルＭＯＳトランジス
タあるいは抵抗器のどちらかによって取換えられてもよ
いことが理解されるべきである。
第５図では、参照数字４１０によって示される第１図の
出力バッファ回路の第４の実施例が図示されている。見
られるように、バイポーラプルダウントランジスタＱ１
が二重のコレクタとともに形成されている点を除いては
、出力バッファ回路４１０は実質的に第４図の回路に同
一である。トランジスタＱ１のコレクタの１つは、出力
端子１４に接続され、トランジスタＱ１の他方のコレク
タは、トランジスタＱ３のエミッタに接続されている。
出力バッファ回路の第４の実施例が図示されている。見
られるように、バイポーラプルダウントランジスタＱ１
が二重のコレクタとともに形成されている点を除いては
、出力バッファ回路４１０は実質的に第４図の回路に同
一である。トランジスタＱ１のコレクタの１つは、出力
端子１４に接続され、トランジスタＱ１の他方のコレク
タは、トランジスタＱ３のエミッタに接続されている。
第４図の回路は、出力電圧がローレベル状態である時間
の間、プルダウントランジスタＱ１を通る電流のシンク
動作により、電圧降下がそのコレクターエミッタ端子に
かかって発生されるようにされ、それによって、トラン
ジスタＱ３のエミッタにおける電位を増し、トランジス
タＱ３におけるクランプ電流を減じる。これにより、ト
ランジスタＱ１の飽和を引き起こすであろうトランジス
タＱ１におけるベース電流が増加する。トランジスタＱ
１に二重コレクタを供給することにより、出力端子１４
からの電流のシンク動作の影響は減じられ、実質的に一
定の低い出力電圧が保持され、しかもトランジスタＱ１
の飽和を防ぐようにトランジスタＱ３における電流レベ
ルが保持される。これらの違い以外は、第５図における
構成要素接続と回路動作は、第４図の回路に同一である
。
の間、プルダウントランジスタＱ１を通る電流のシンク
動作により、電圧降下がそのコレクターエミッタ端子に
かかって発生されるようにされ、それによって、トラン
ジスタＱ３のエミッタにおける電位を増し、トランジス
タＱ３におけるクランプ電流を減じる。これにより、ト
ランジスタＱ１の飽和を引き起こすであろうトランジス
タＱ１におけるベース電流が増加する。トランジスタＱ
１に二重コレクタを供給することにより、出力端子１４
からの電流のシンク動作の影響は減じられ、実質的に一
定の低い出力電圧が保持され、しかもトランジスタＱ１
の飽和を防ぐようにトランジスタＱ３における電流レベ
ルが保持される。これらの違い以外は、第５図における
構成要素接続と回路動作は、第４図の回路に同一である
。
第６図において、参照数字５１０で示される第２図の出
力バッファ回路の別の実施例が示されている。バッファ
回路５１０は第２図の回路構成要素のすべてを第５図に
示される付加的な改善された特徴に結合しているのが認
められよう。特に、バッファ回路５１０は電圧源（Ｑ４
．Ｑ５） 、分圧器（Ｒ１，Ｒ）、ブリード抵抗器（Ｎ
９）、および第５図の二重コレクタを有するトランジス
タ（Ｑｌ）を第２図の回路に合体させている。Ｎ−チャ
ネルＭＯＳトランジスタＮ８は、そのドレインがバイポ
ーラトランジスタＱ１のベースに接続され（第２西のよ
うにトランジスタＮ１のソースにというよりはむしろ）
、能動プルダウントランジスタとして機能し、出力端子
１４における高出力インピーダンス状態への変換時間を
減らす。これらの違い以外は、第６図の構成要素接続お
よび回路動作は、第２図の回路に同一である。
力バッファ回路の別の実施例が示されている。バッファ
回路５１０は第２図の回路構成要素のすべてを第５図に
示される付加的な改善された特徴に結合しているのが認
められよう。特に、バッファ回路５１０は電圧源（Ｑ４
．Ｑ５） 、分圧器（Ｒ１，Ｒ）、ブリード抵抗器（Ｎ
９）、および第５図の二重コレクタを有するトランジス
タ（Ｑｌ）を第２図の回路に合体させている。Ｎ−チャ
ネルＭＯＳトランジスタＮ８は、そのドレインがバイポ
ーラトランジスタＱ１のベースに接続され（第２西のよ
うにトランジスタＮ１のソースにというよりはむしろ）
、能動プルダウントランジスタとして機能し、出力端子
１４における高出力インピーダンス状態への変換時間を
減らす。これらの違い以外は、第６図の構成要素接続お
よび回路動作は、第２図の回路に同一である。
前記の詳細な説明により、この発明が、２つの出力状態
あるいは３つの出力状態を生じるために、併合されたバ
イポーラトランジスタおよびＣＭＯＳトランジスタで形
成される出力バッファ回路を提供することがわかるであ
ろう。この発明の併合されたバイポーラ／ＣＭＯＳ出力
バッファ回路は、高電流駆動容量と低伝播遅延を有する
。
あるいは３つの出力状態を生じるために、併合されたバ
イポーラトランジスタおよびＣＭＯＳトランジスタで形
成される出力バッファ回路を提供することがわかるであ
ろう。この発明の併合されたバイポーラ／ＣＭＯＳ出力
バッファ回路は、高電流駆動容量と低伝播遅延を有する
。
この発明の好ましい実施例であると現在考えられている
ことが例示され説明されてきたが、種々の変化や修正が
なされてもよく、また発明の真の範囲から逸れることな
く、同等のものがその要素に代えられてもよいことが、
当業者によって理解されるであろう。さらに、その中心
の範囲から逸脱することなく、発明の教示に特別の状況
あるいは材料を適合させるために多くの修正がされても
よい。それゆえ、この発明はこの発明を実施するために
考えられる最良の方法として開示された特定の実施例に
限定されないが、この発明が添付の特許請求の範囲の範
囲内にある実施例のすべてを含むことが意図される。
ことが例示され説明されてきたが、種々の変化や修正が
なされてもよく、また発明の真の範囲から逸れることな
く、同等のものがその要素に代えられてもよいことが、
当業者によって理解されるであろう。さらに、その中心
の範囲から逸脱することなく、発明の教示に特別の状況
あるいは材料を適合させるために多くの修正がされても
よい。それゆえ、この発明はこの発明を実施するために
考えられる最良の方法として開示された特定の実施例に
限定されないが、この発明が添付の特許請求の範囲の範
囲内にある実施例のすべてを含むことが意図される。
第１図はこの発明の原理に従って形成される２つの出力
状態を有する併合されたバイポーラ／ＣＭＯ８出力バッ
ファ回路の概略回路図である。 第２図は３つの別個の出力状態を備えるこの発明の併合
されたバイポーラ／ＣＭＯＳ出力バッファ回路の概略回
路図である。 第３図は第１図の出力バッファ回路の第２の実施例であ
る。 第４図は第１図の出力バッファ回路の第３の実施例であ
る。 第５図は第１図の出力バッファ回路の第４の実施例であ
る。 第６図は第２図の出力バッファ回路の他の実施例である
。 図において、１０，１１０，２１０，３１０゜４１０’
、５１０はバイポーラ／ＣＭＯＳ出力バッファ装置、１
２は入力端子、１４は出力端子である。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド 手続補正ｌ 昭和６２年２月１９日 昭和６２年特ｒｒＷＡ第９８１号 ２、発明の名称 ＴＴＬ両立可能併合バイポーラ／ＣＭＯ８出力バツファ
回路３、補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国、カリフォルニア州、サニイベ
イルピイ・オ・り・ボックス・３４５３、トンプソン・
ブレイス、９０１名称 アドバンスト・マイクロ・デ
イバイシズ・インコーホレーテッド代表者 トーマス・
ダブリドアームストロング４、代理人 住 所 大阪市東区平野町２丁目８番地の１ 平野町八
千代ビル自発補正 ６、補正の対象 明細１、発明の名称の欄 ７、補正の内容 明−書の発明の名称の欄のｒＴＴＬ両立可能併合バイポ
ーラ／ＣＭＯ５出力バッファ回路」を、ｒＴＴＬ両立可
能併合バイポーラ／ＣＭＯ５出力バッファ回路」に訂正
致します。 以上
状態を有する併合されたバイポーラ／ＣＭＯ８出力バッ
ファ回路の概略回路図である。 第２図は３つの別個の出力状態を備えるこの発明の併合
されたバイポーラ／ＣＭＯＳ出力バッファ回路の概略回
路図である。 第３図は第１図の出力バッファ回路の第２の実施例であ
る。 第４図は第１図の出力バッファ回路の第３の実施例であ
る。 第５図は第１図の出力バッファ回路の第４の実施例であ
る。 第６図は第２図の出力バッファ回路の他の実施例である
。 図において、１０，１１０，２１０，３１０゜４１０’
、５１０はバイポーラ／ＣＭＯＳ出力バッファ装置、１
２は入力端子、１４は出力端子である。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド 手続補正ｌ 昭和６２年２月１９日 昭和６２年特ｒｒＷＡ第９８１号 ２、発明の名称 ＴＴＬ両立可能併合バイポーラ／ＣＭＯ８出力バツファ
回路３、補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国、カリフォルニア州、サニイベ
イルピイ・オ・り・ボックス・３４５３、トンプソン・
ブレイス、９０１名称 アドバンスト・マイクロ・デ
イバイシズ・インコーホレーテッド代表者 トーマス・
ダブリドアームストロング４、代理人 住 所 大阪市東区平野町２丁目８番地の１ 平野町八
千代ビル自発補正 ６、補正の対象 明細１、発明の名称の欄 ７、補正の内容 明−書の発明の名称の欄のｒＴＴＬ両立可能併合バイポ
ーラ／ＣＭＯ５出力バッファ回路」を、ｒＴＴＬ両立可
能併合バイポーラ／ＣＭＯ５出力バッファ回路」に訂正
致します。 以上
Claims (25)
- （１）そのゲートが入力端子に接続され、そのソースが
電源電位に接続されるＰ−チャネルＭＯＳトランジスタ
と、 そのコレクタが電源電位に接続され、そのベースが前記
Ｐ−チャネルトランジスタのドレインに接続され、その
エミッタが出力端子に接続される第１バイポーラトラン
ジスタと、 そのゲートが入力端子に接続され、そのドレインが電源
電位に接続される第１Ｎ−チャネルＭＯＳトランジスタ
と、 そのコレクタが出力端子に接続され、そのベースが抵抗
器を介して前記第１のＮ−チャネルトランジスタのソー
スに接続され、そのエミッタが接地電位に接続される第
２バイポーラトランジスタそのゲートが前記Ｐ−チャネ
ルトランジスタのドレインに接続され、そのドレインが
前記第１Ｎ−チャネルトランジスタのソースに接続され
、そのソースが接地電位に接続される第２Ｎ−チャネル
ＭＯＳトランジスタと、 そのゲートが入力端子に接続され、そのドレインが前記
Ｐ−チャネルトランジスタのドレインに接続され、その
ソースが接地電位に接続される第３Ｎ−チャネルＭＯＳ
トランジスタと、 そのベースが前記第１Ｎ−チャネルトランジスタのソー
スに接続され、そのコレクタが前記第２バイポーラトラ
ンジスタのベースに接続され、そのエミッタが前記第２
バイポーラトランジスタのコレクタに接続される第３バ
イポーラトランジスタとを備えるＴＴＬレベルと両立可
能である２つの出力状態を与える併合されたバイポーラ
トランジスタおよびＣＭＯＳトランジスタで形成される
出力バッファ回路。 - （２）前記第１バイポーラトランジスタがＮＰＮ型導電
性である特許請求の範囲第１項記載の出力バッファ回路
。 - （３）前記第２バイポーラトランジスタがＮＰＮ型導電
性である特許請求の範囲第１項記載の出力バッファ回路
。 - （４）前記バッファ回路がモノリシック集積回路の単一
のシリコンチップ上に形成されている特許請求の範囲第
１項記載の出力バッファ回路。 - （５）そのゲートが入力端子に接続され、そのソースが
電源電位に接続されているＰ−チャネル・ＭＯＳトラン
ジスタと、 そのコレクタが電源電位に接続され、そのベースが前記
Ｐ−チャネルトランジスタのドレインに接続され、その
エミッタが出力端子に接続されている第１バイポーラト
ランジスタと、 そのゲートが入力端子に接続され、そのドレインが電源
電位に接続されているＮ−チャネルＭＯＳトランジスタ
と、 そのコレクタが出力端子に接続され、そのベースが抵抗
器を介して前記Ｎ−チャネルトランジスタのソースに接
続され、そのエミッタが接地電位に接続されている第２
バイポーラトランジスタと、前記第１バイポーラトラン
ジスタのベースに作動的に接続され、出力端子において
ロー・ハイ転換の速度を速めるためにそれを素早くオフ
するための第１放電手段と、 前記第２バイポーラトランジスタのベースに作動的に接
続され、出力端子においてハイ・ロー転換の速度を速め
るためにそれを素早くオフするための第２放電手段と、 前記第２バイポーラトランジスタのベースとコレクタと
の間に接続され、前記第２バイポーラトランジスタが飽
和領域にさらに強制されることを妨げるための反飽和手
段とを備えるＴＴＬレベルと両立可能な２つの出力状態
を与えるバイポーラトランジスタとＣＭＯＳトランジス
タで形成される出力バッファ回路。 - （６）前記第１放電手段がＮ−チャネルＭＯＳトランジ
スタを含む特許請求の範囲第５項記載の出力バッファ回
路。 - （７）前記第２放電手段がＮ−チャネルＭＯＳトランジ
スタを含む特許請求の範囲第６項記載の出力バッファ回
路。 - （８）前記反飽和手段が第３バイポーラトランジスタを
含む特許請求の範囲第７項記載の出力バッファ回路。 - （９）前記第１バイポーラトランジスタがＮＰＮ型導電
性である特許請求の範囲第５項記載の出力バッファ回路
。 - （１０）前記第２バイポーラトランジスタがＮＰＮ型導
電性である特許請求の範囲第５項記載の出力バッファ回
路。 - （１１）前記第３バイポーラトランジスタがＮＰＮ型導
電性である特許請求の範囲第８項記載の出力バッファ回
路。 - （１２）前記バッファ回路がモノリシック集積回路の単
一のシリコンチップ上に形成されている特許請求の範囲
第５項記載の出力バッファ回路。 - （１３）そのゲートが第１入力端子に接続されている第
１Ｐ−チャネルＭＯＳトランジスタと、そのコレクタが
電源電位に接続され、そのベースが前記第１Ｐ−チャネ
ルトランジスタのドレインに接続され、そのエミッタが
出力端子に接続されている第１バイポーラトランジスタ
と、 そのゲートが第１入力端子に接続されている第１Ｎ−チ
ャネルＭＯＳトランジスタと、 そのコレクタが出力端子に接続され、そのベースが抵抗
器を介して第１Ｎ−チャネルトランジスタのソースに接
続され、そのエミッタが接地電位に接続されている第２
バイポーラトランジスタと、そのゲートが前記第１Ｐ−
チャネルトランジスタのドレインに接続され、そのドレ
インが前記第１Ｎ−チャネルトランジスタのソースに接
続され、そのソースが接地電位に接続されている第２Ｎ
−チャネルＭＯＳトランジスタと、 そのゲートが第１入力端子に接続され、そのドレインが
前記第１Ｐ−チャネルトランジスタのドレインに接続さ
れ、そのソースが接地電位に接続されている第３Ｎ−チ
ャネルＭＯＳトランジスタと、 そのベースが前記第１Ｎ−チャネルトランジスタのソー
スに接続され、そのコレクタが前記第２バイポーラトラ
ンジスタのベースに接続され、そのエミッタが前記第２
バイポーラトランジスタのコレクタに接続されている第
３バイポーラトランジスタと、 そのゲートが第２入力端子に接続され、そのソースが電
源電位に接続され、そのドレインが前記第１Ｐ−チャネ
ルトランジスタのソースに接続されている第２Ｐ−チャ
ネルＭＯＳトランジスタと、そのゲートが第２入力端子
に接続され、そのソースが電源電位に接続され、そのド
レインが前記第１Ｎ−チャネルトランジスタのドレイン
に接続されている第３Ｐ−チャネルＭＯＳトランジスタ
と、 そのゲートが第２入力端子に接続され、そのドレインが
前記第１Ｐ−チャネルトランジスタのドレインに接続そ
れ、そのソースが接地電位に接続されている第４Ｎ−チ
ャネルＭＯＳトランジスタと、 そのゲートが第２入力端子に接続され、そのドレインが
前記第１Ｎ−チャネルトランジスタのソースに接続され
、そのソースが接地電位に接続されている第５Ｎ−チャ
ネルＭＯＳトランジスタとを備えるＴＴＬレベルと両立
可能な３つの出力状態を与える併合されたバイポーラト
ランジスタとＣＭＯＳトランジスタとで形成される出力
バッファ回路。 - （１４）前記第１バイポーラトランジスタがＮＰＮ型導
電性である特許請求の範囲第１３項記載の出力バッファ
回路。 - （１５）前記第２バイポーラトランジスタがＮＰＮ型導
電性である特許請求の範囲第１３項記載の出力バッファ
回路。 - （１６）前記バッファ回路がモノリシック集積回路の単
一のシリコンチップ上に形成されている特許請求の範囲
第１３項記載の出力バッファ回路。 - （１７）そのゲートが入力端子に接続され、そのソース
が電源電位に接続されているＰ−チャネルＭＯＳトラン
ジスタと、 そのコレクタが電源電位に接続され、そのベースが前記
Ｐ−チャネルトランジスタのドレインに接続され、その
エミッタが出力端子に接続されている第１バイポーラト
ランジスタと、 そのゲートが入力端子に接続され、そのドレインが電源
電位に接続されている第１Ｎ−チャネルＭＯＳトランジ
スタと、 そのコレクタが出力端子に接続され、そのベースが第１
抵抗器の一端に接続され、そのエミッタが接地電位に接
続されている第２バイポーラトランジスタと、 そのゲートが前記Ｐ−チャネルトランジスタのドレイン
に接続され、そのドレインが前記第２バイポーラトラン
ジスタのベースに接続され、そのソースが接地電位に接
続されている第２Ｎ−チャネルＭＯＳトランジスタと、 そのゲートが入力端子に接続され、そのドレインが前記
Ｐ−チャネルトランジスタのドレインに接続され、その
ソースが接地電位に接続されている第３Ｎ−チャネルＭ
ＯＳトランジスタと、そのベースが第１抵抗器の他端に
接続され、そのコレクタが前記第２バイポーラトランジ
スタのベースに接続され、そのエミッタが前記第２バイ
ポーラトランジスタのコレクタに接続されている第３バ
イポーラトランジスタと、 その一端が前記第１Ｎ−チャネルトランジスタのソース
に接続され、その他端が前記第３バイポーラトランジス
タのベースに接続されている第２抵抗器と、 前記第１Ｎ−チャネルトランジスタのソースに接続され
ている電圧源とを備えるＴＴＬレベルと両立可能な２つ
の出力状態を与えるための併合されたバイポーラトラン
ジスタとＣＭＯＳトランジスタとで形成される出力バッ
ファ回路。 - （１８）前記電圧源が第４および第５バイポーラトラン
ジスタを含み、前記第４トランジスタのコレクタとベー
スが一緒になり前記第５のトランジスタのエミッタに接
続され、前記第４のトランジスタのエミッタが接地電位
に接続され、前記第５のトランジスタのコレクタとベー
スが一緒になり第１Ｎ−チャネルトランジスタのソース
に接続されている特許請求の範囲第１７項記載の出力バ
ッファ回路。 - （１９）そのドレインとゲートが一緒になり電源電位に
接続され、そのソースが前記第５トランジスタのエミッ
タに接続されている第４Ｎ−チャネルＭＯＳトランジス
タで形成されるブリード抵抗器をさらに含む特許請求の
範囲第１８項記載の出力バッファ回路。 - （２０）そのゲートが入力端子に接続され、そのソース
が電源電位に接続されているＰ−チャネルＭＯＳトラン
ジスタと、 そのコレクタが電源電位に接続され、そのベースが前記
Ｐ−チャネルトランジスタのドレインに接続され、その
エミッタが出力端子に接続されている第１バイポーラト
ランジスタと、 そのゲートが入力端子に接続され、そのドレインが電源
電位に接続されている第１Ｎ−チャネルＭＯＳトランジ
スタと、 その第１コレクタが出力端子に接続され、そのベースが
第１抵抗器の一端に接続され、そのエミッタが接地電位
に接続されている第２バイポーラトランジスタと、 そのゲートが前記Ｐ−チャネルトランジスタのドレイン
に接続され、そのドレインが前記第２バイポーラトラン
ジスタのベースに接続され、そのソースが接地電位に接
続されている第２Ｎ−チャネルＭＯＳトランジスタと、 そのゲートが入力端子に接続され、そのドレインが前記
Ｐ−チャネルトランジスタのドレインに接続され、その
ソースが接地電位に接続されている第３Ｎ−チャネルＭ
ＯＳトランジスタと、そのベースが第１トランジスタの
他端に接続され、そのコレクタが前記第２バイポーラト
ランジスタのベースに接続され、そのエミッタが前記第
２バイポーラトランジスタの第２コレクタに接続されて
いる第３バイポーラトランジスタと、その一端が前記第
１Ｎ−チャネルトランジスタのソースと接続され、その
他端が前記第３バイポーラトランジスタのベースに接続
されている第２抵抗器と、 前記第１Ｎ−チャネルトランジスタのソースと接続され
ている電圧源とを備えるＴＴＬレベルと両立可能な２つ
の出力状態を与えるための併合されたバイポーラトラン
ジスタとＣＭＯＳトランジスタとで形成される出力バッ
ファ回路。 - （２１）前記電圧源が第４および第５バイポーラトラン
ジスタを含み、前記第４トランジスタのコレクタとベー
スが一緒になり前記第５トランジスタのエミッタに接続
され、前記第４トランジスタのエミッタが接地電位に接
続され、前記第５トランジスタのコレクタとベースが一
緒になり第１Ｎ−チャネルトランジスタのソースに接続
されている特許請求の範囲第２０項記載の出力バッファ
回路。 - （２２）そのドレインとゲートが一緒になり電源電位に
接続され、そのソースが前記第５トランジスタのエミッ
タに接続されている第４Ｎ−チャネルＭＯＳトランジス
タで形成されるブリード抵抗器をさらに含む特許請求の
範囲２１項記載の出力バッファ回路。 - （２３）そのゲートが第１入力端子に接続される第１Ｐ
−チャネルＭＯＳトランジスタと、そのコレクタが電源
電位に接続され、そのベースが前記第１Ｐ−チャネルト
ランジスタのドレインに接続され、そのエミッタが出力
端子に接続されている第１バイポーラトランジスタと、 そのゲートが第１入力端子に接続されている第１Ｎ−チ
ャネルＭＯＳトランジスタと、 その第１コレクタが出力端子に接続され、そのベースが
第１抵抗器の一端に接続され、そのエミッタが接地電位
に接続されている第２バイポーラトランジスタと、 そのゲートが前記第１Ｐ−チャネルトランジスタのドレ
インと接続され、そのドレインが前記第２バイポーラト
ランジスタのベースと接続され、そのソースが接地電位
と接続されている第２Ｎ−チャネルＭＯＳトランジスタ
と、 そのゲートが第１入力端子に接続され、そのドレインが
前記第１Ｐ−チャネルトランジスタのドレーンに接続さ
れ、そのソースが接地電位に接続されている第３Ｎ−チ
ャネルＭＯＳトランジスタと、 そのベースが第１抵抗器の他端に接続され、そのコレク
タが前記第２バイポーラトランジスタのベースに接続さ
れ、そのエミッタが前記第２バイポーラトランジスタの
第２コレクタに接続されている第３バイポーラトランジ
スタと、 その一端が前記第１Ｎ−チャネルトランジスタのソース
と接続され、その他端が前記第３バイポーラトランジス
タのベースに接続されている第２抵抗器と、 そのゲートが第２入力端子に接続され、そのソースが電
源電位に接続され、そのドレインが前記第１Ｐ−チャネ
ルトランジスタのソースに接続されている第２Ｐ−チャ
ネルＭＯＳトランジスタと、そのゲートが第２入力端子
に接続され、そのソースが電源電位に接続され、そのド
レインが前記第１Ｎ−チャネルトランジスタのドレイン
に接続されている第３Ｐ−チャネルＭＯＳトランジスタ
と、 そのゲートが第２入力端子に接続され、そのドレインが
前記第１Ｐ−チャネルトランジスタのドレインに接続さ
れ、そのソースが接地電位に接続されている第４Ｎ−チ
ャネルＭＯＳトランジスタと、 そのゲートが第２入力端子に接続され、そのドレインが
前記第２バイポーラトランジスタのベースに接続され、
そのソースが接地電位に接続されている第５Ｎ−チャネ
ルＭＯＳトランジスタと、前記第１Ｎ−チャネルトラン
ジスタのソースに接続されている電圧源とを備えるＴＴ
Ｌレベルと両立可能な３つの出力状態を与える併合され
たバイポーラトランジスタとＣＭＯＳトランジスタとで
形成される出力バッファ回路。 - （２４）前記電圧源が第４および第５バイポーラトラン
ジスタを含み、前記第４トランジスタのコレクタとベー
スが一緒にされ前記第５トランジスタのエミッタに接続
され、前記第４トランジスタのエミッタが接地電位に接
続され、前記第５トランジスタのコレクタとベースが一
緒にされ第１Ｎ−チャネルトランジスタのソースに接続
されている特許請求の範囲第２３項記載の出力バッファ
回路。 - （２５）そのドレインとゲートが一緒にされ電源電位に
接続され、そのソースが前記第５トランジスタのエミッ
タに接続されている第６Ｎ−チャネルＭＯＳトランジス
タで形成されるブリード抵抗器をさらに含む特許請求の
範囲第２４項記載の出力バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US817228 | 1986-01-08 | ||
| US06/817,228 US4678940A (en) | 1986-01-08 | 1986-01-08 | TTL compatible merged bipolar/CMOS output buffer circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62284523A true JPS62284523A (ja) | 1987-12-10 |
Family
ID=25222623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP62000981A Pending JPS62284523A (ja) | 1986-01-08 | 1987-01-05 | Ｔｔｌ両立可能併合パイポ−ラ／ｃｍｏｓ出力バツフア回路 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPS62284523A (ja) |
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1987
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