JPH0323591A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0323591A JPH0323591A JP1157158A JP15715889A JPH0323591A JP H0323591 A JPH0323591 A JP H0323591A JP 1157158 A JP1157158 A JP 1157158A JP 15715889 A JP15715889 A JP 15715889A JP H0323591 A JPH0323591 A JP H0323591A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、１トランジスタ／１キャバシク１・′・・）
メモリセル構造を持つダイナミックＲＡＭ（ＤＲＡＭ）
のワード線駆動回路に関する。
メモリセル構造を持つダイナミックＲＡＭ（ＤＲＡＭ）
のワード線駆動回路に関する。
（従来の技術）
１トランジスタ／１キャパシタのメモリセル構造を持つ
ＤＲＡＭにおいて、セ゛ルキャパシタに電源電位Ｖｃｃ
を書き込む場合、スイッチングＭＯＳトランジスタのゲ
ートにはＶ ｃｃ＋ Ｖ ｔｈ（ ｖ ｔｈはＭＯＳト
ランジスタのしきい値電圧）以上の昇圧電位を与える必
要がある。ＭＯＳトランジスタのゲート電位をＶＣＣと
した場合、ソースがＶ ｃｃ − Ｖ ｔｈまで上昇す
るとこのＭＯＳトランジスタはオフになるため、ソース
に接続されるセルキャパシタにはＶ ｃｃ − Ｖ ｔ
ｈまでしか書込まれないからである。
ＤＲＡＭにおいて、セ゛ルキャパシタに電源電位Ｖｃｃ
を書き込む場合、スイッチングＭＯＳトランジスタのゲ
ートにはＶ ｃｃ＋ Ｖ ｔｈ（ ｖ ｔｈはＭＯＳト
ランジスタのしきい値電圧）以上の昇圧電位を与える必
要がある。ＭＯＳトランジスタのゲート電位をＶＣＣと
した場合、ソースがＶ ｃｃ − Ｖ ｔｈまで上昇す
るとこのＭＯＳトランジスタはオフになるため、ソース
に接続されるセルキャパシタにはＶ ｃｃ − Ｖ ｔ
ｈまでしか書込まれないからである。
ＤＲＡＭにおいてこのスイッチングＭＯＳトランジスタ
のゲート電極は、多数のメモリセルについて共用されて
ワード線となる。例えば４ＭビットＤＲＡＭでは、２０
００個のＭＯＳトランジスタが一本のワード線につなが
ることになる。こ幼ためワード線は大きい容量を持ち、
ＤＲＡＭのアクセス時間のうちこのワード線を昇圧する
に要する時間がおよそ１割という大きい割合を占める。
のゲート電極は、多数のメモリセルについて共用されて
ワード線となる。例えば４ＭビットＤＲＡＭでは、２０
００個のＭＯＳトランジスタが一本のワード線につなが
ることになる。こ幼ためワード線は大きい容量を持ち、
ＤＲＡＭのアクセス時間のうちこのワード線を昇圧する
に要する時間がおよそ１割という大きい割合を占める。
従ってワード線を駆動する昇圧回路の設計は、ＤＲＡＭ
の高速動作を実現する上で重要な意味を持っている。
の高速動作を実現する上で重要な意味を持っている。
従来のＤＲＡＭのワード線駆動回路の構成と動作を、ｆ
ｆｉ９図および第１０図を用いて説明する。
ｆｉ９図および第１０図を用いて説明する。
第９図は、ワード線駆動回路のうち必要最小限の回路要
素のみを示している。Ｃは昇圧用キャパシタ、Ｑ１は昇
圧用キャパシタＣを充電するためのＭＯＳトランジスタ
、Ｑ２は昇圧電位をワード線につながる出力端子ＯＵＴ
に転送するための転送ゲート・トランジスタ、Ｑ３は出
力端子ＯＵＴの放電用ＭＯＳトランジスタである。ここ
でＭＯＳトランジスタＱ１〜Ｑ３は全てｎチャネルを用
いている。
素のみを示している。Ｃは昇圧用キャパシタ、Ｑ１は昇
圧用キャパシタＣを充電するためのＭＯＳトランジスタ
、Ｑ２は昇圧電位をワード線につながる出力端子ＯＵＴ
に転送するための転送ゲート・トランジスタ、Ｑ３は出
力端子ＯＵＴの放電用ＭＯＳトランジスタである。ここ
でＭＯＳトランジスタＱ１〜Ｑ３は全てｎチャネルを用
いている。
第１０図はこの駆動回路の動作波形である。ワード線非
選択の状態ではクロックφ１，φ２，φ３は全て“Ｌ゜
レベルである。従ってＭＯＳトランジスタＱ２ Ｑ３は
オフであり、キャパシタＣのノードＮはＭ’ＯＳトラン
ジスタＱ１によりＶｃｃ−ＶＬｈ（ＶｔｈはＭＯＳトラ
ンジスタＱｌのしきい値電圧）まで充電されている。な
お場合によっては、ＭＯＳトランジスタＱｌのゲートを
ドレインとは独立に昇圧電位でＩ１ａｌＬて、ノードＮ
２をＶｃｃまで充電することもあるが、今はこれを考え
ない。次にクロックφ１，φ２が″Ｌ”レベルから１Ｈ
′レベルになる。これにより、容量Ｃの働きでノードＮ
の電位はＶｃｅ以上まで昇圧され、これがオンした転送
ゲートＭＯＳトランジスタＱ２介して出力端子ＯＵＴに
供給される。このとき、ノードＮの昇圧された電位がＭ
ＯＳトランジスタＱ２のしきい鎧電圧による降下を受け
ずにワード線ＷＬに供給されるように、クロックφｌの
“Ｈ”レベルは、ＶＣＣ以上に昇圧されたものとする。
選択の状態ではクロックφ１，φ２，φ３は全て“Ｌ゜
レベルである。従ってＭＯＳトランジスタＱ２ Ｑ３は
オフであり、キャパシタＣのノードＮはＭ’ＯＳトラン
ジスタＱ１によりＶｃｃ−ＶＬｈ（ＶｔｈはＭＯＳトラ
ンジスタＱｌのしきい値電圧）まで充電されている。な
お場合によっては、ＭＯＳトランジスタＱｌのゲートを
ドレインとは独立に昇圧電位でＩ１ａｌＬて、ノードＮ
２をＶｃｃまで充電することもあるが、今はこれを考え
ない。次にクロックφ１，φ２が″Ｌ”レベルから１Ｈ
′レベルになる。これにより、容量Ｃの働きでノードＮ
の電位はＶｃｅ以上まで昇圧され、これがオンした転送
ゲートＭＯＳトランジスタＱ２介して出力端子ＯＵＴに
供給される。このとき、ノードＮの昇圧された電位がＭ
ＯＳトランジスタＱ２のしきい鎧電圧による降下を受け
ずにワード線ＷＬに供給されるように、クロックφｌの
“Ｈ”レベルは、ＶＣＣ以上に昇圧されたものとする。
こうしてＶｃｅ以上に昇圧された電位がワード線に与え
られることになる。クロックφ１，φ２を“Ｌ＃レベル
に戻し、クロックφ３を“Ｈ″レベルとすることにより
、転送ゲート用ＭＯＳトランジスタＱ２がオフ、放電用
ＭＯＳトランジスタＱ３がオンとなり、ワードＩＩＷＬ
は放電されて“Ｌ゜レベルになる。
られることになる。クロックφ１，φ２を“Ｌ＃レベル
に戻し、クロックφ３を“Ｈ″レベルとすることにより
、転送ゲート用ＭＯＳトランジスタＱ２がオフ、放電用
ＭＯＳトランジスタＱ３がオンとなり、ワードＩＩＷＬ
は放電されて“Ｌ゜レベルになる。
この従来技術での問題は、次の二点である。
第１は、ワード＊ＷＬの容量が大きいため、十分な昇圧
電位を得るためには昇圧用キャパシタＣの容量も十分に
大きいものとしなければならないことである。いま必要
な昇圧電位をＶｃｃ＋αとする。昇圧用キャパシタＣに
は前述のようにＣ（ Ｖ ｅｃ − Ｖ ｔｈ）なる電
荷が予め充電され、その電荷がクロックφ２ −Ｖｃｃ
により押し上げられて転送ゲートＭＯＳトランジスタＱ
２を介して出力端子ＯＵＴに接続されるワード線ＷＬの
容量に分配されるから、ワード線ＷＬの容量をＣＬとし
、分配前後の電荷を比較すると、 Ｃ ａ 十Ｃ Ｌ （ Ｖ ｃｃ＋ａ ） − Ｃ
（ Ｖ ｃｃ − Ｖ ｔｈ）従って、 Ｃ− （Ｖｃｃ＋ａ） Ｃｔ ／ （Ｖｅｃ−ａ−Ｖｔ
ｈ）・・・（１） となる。例えば、ＣＬ＝５ｐＦ，Ｖｃｃ−４Ｖ，α−Ｉ
Ｖ，ＶＬｈ−ＩＶとすると、Ｃ−１２．５９Ｆとなる。
電位を得るためには昇圧用キャパシタＣの容量も十分に
大きいものとしなければならないことである。いま必要
な昇圧電位をＶｃｃ＋αとする。昇圧用キャパシタＣに
は前述のようにＣ（ Ｖ ｅｃ − Ｖ ｔｈ）なる電
荷が予め充電され、その電荷がクロックφ２ −Ｖｃｃ
により押し上げられて転送ゲートＭＯＳトランジスタＱ
２を介して出力端子ＯＵＴに接続されるワード線ＷＬの
容量に分配されるから、ワード線ＷＬの容量をＣＬとし
、分配前後の電荷を比較すると、 Ｃ ａ 十Ｃ Ｌ （ Ｖ ｃｃ＋ａ ） − Ｃ
（ Ｖ ｃｃ − Ｖ ｔｈ）従って、 Ｃ− （Ｖｃｃ＋ａ） Ｃｔ ／ （Ｖｅｃ−ａ−Ｖｔ
ｈ）・・・（１） となる。例えば、ＣＬ＝５ｐＦ，Ｖｃｃ−４Ｖ，α−Ｉ
Ｖ，ＶＬｈ−ＩＶとすると、Ｃ−１２．５９Ｆとなる。
この容量のキャパシタをゲート酸化膜厚１５０入のＭＯ
Ｓキャパシタで構成した場合、面積は、５５００μｍ２
を必要とする。そしてこの様な大きいキャパシタを駆動
するクロックφ２を得るためには、その駆動回路も大き
いものとしなければならない。
Ｓキャパシタで構成した場合、面積は、５５００μｍ２
を必要とする。そしてこの様な大きいキャパシタを駆動
するクロックφ２を得るためには、その駆動回路も大き
いものとしなければならない。
第２は、転送ゲート用ＭＯＳトランジスタＱ２の寸法お
よび転送能力の問題である。ＣＬ （Ｖｃｃ＋ａ）と
いう電荷を高速に転送するためには、このＭＯＳトラン
ジスタＱ２のゲート幅は非常に大きいものであることが
必要になる。しかもＭＯＳトランジスタＱ２がｎチャネ
ルの場合、出力が上昇するに従ってそのゲート・ソース
間電圧ＶＣＳは小さくなり、またバックゲートバイアス
がかかることによってそのしきい値電圧が上昇すること
から、ゲート幅を大きくとったとしても、出力電位の」
二昇波形はなまってしまう。更に、このＭＯＳトランジ
スタＱ２のゲートをＶｃｃ＋α十Ｖｔｈ以上まで昇圧し
なければならないため、ゲート幅を大きくするとそれだ
け昇圧回路のキャパシタも大きくなってしまう。
よび転送能力の問題である。ＣＬ （Ｖｃｃ＋ａ）と
いう電荷を高速に転送するためには、このＭＯＳトラン
ジスタＱ２のゲート幅は非常に大きいものであることが
必要になる。しかもＭＯＳトランジスタＱ２がｎチャネ
ルの場合、出力が上昇するに従ってそのゲート・ソース
間電圧ＶＣＳは小さくなり、またバックゲートバイアス
がかかることによってそのしきい値電圧が上昇すること
から、ゲート幅を大きくとったとしても、出力電位の」
二昇波形はなまってしまう。更に、このＭＯＳトランジ
スタＱ２のゲートをＶｃｃ＋α十Ｖｔｈ以上まで昇圧し
なければならないため、ゲート幅を大きくするとそれだ
け昇圧回路のキャパシタも大きくなってしまう。
（発明が解決しようとする課題）
以上のように従来のＤＲＡＭのワード線に昇圧電位を与
える駆動回路は、高速アクセスを実現するためには、昇
圧用キャパシタに非常に大きい面積を必要とし、転送ゲ
ートＭＯＳトランジスタはゲート幅を大きくして大きい
電荷転送能力を持たせることが必要となり、ゲート幅を
大きくしたとしてもバックゲートバイアスによって出力
上昇波形は鈍ってしまう、という問題があった。
える駆動回路は、高速アクセスを実現するためには、昇
圧用キャパシタに非常に大きい面積を必要とし、転送ゲ
ートＭＯＳトランジスタはゲート幅を大きくして大きい
電荷転送能力を持たせることが必要となり、ゲート幅を
大きくしたとしてもバックゲートバイアスによって出力
上昇波形は鈍ってしまう、という問題があった。
本発明は、転送ゲート用ＭＯＳトランジスタのゲート幅
を小さ＜シ、或いはそのゲートの昇圧用キャパシタの面
積を小さくしてしかも高速アクセスを可能としたＤＲＡ
Ｍのワード線駆動回路を提供することを目的とする。
を小さ＜シ、或いはそのゲートの昇圧用キャパシタの面
積を小さくしてしかも高速アクセスを可能としたＤＲＡ
Ｍのワード線駆動回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、ワード線に接続される出力端子に対して、転
送ゲートを介して接続される昇圧回路を有するＤＲＡＭ
のワード線駆動回路において、転送ゲートは他の回路要
素から分離された専用のｐ型ウェルに形成されたｎチャ
ネルＭＯＳトランジスタを用いて構成されかつそのｐ型
ウェルに電荷転送時に正電位が印加されるようにしたこ
とを特徴とする。
送ゲートを介して接続される昇圧回路を有するＤＲＡＭ
のワード線駆動回路において、転送ゲートは他の回路要
素から分離された専用のｐ型ウェルに形成されたｎチャ
ネルＭＯＳトランジスタを用いて構成されかつそのｐ型
ウェルに電荷転送時に正電位が印加されるようにしたこ
とを特徴とする。
（作 用）
本発明のワード線駆動回路においては、昇圧回路のＴ１
荷を転送する際に、転送ゲートを構成するｎチャネルＭ
ＯＳトランジスタのｐ型ウェルに正電位が与えられるた
めに、バックゲートバイアス効果によるしきい値上昇．
電流減少が抑制される。従って高速の電荷転送が可能に
なる。例えば転送ゲート用ＭＯＳトランジスタのゲート
幅が従来と同じであれば、従来より高速の電荷転送がで
き、従来と同じ転送速度を得るためにはそのＭＯＳＩ−
ランジスタのゲート幅を小さいものとし、或いは昇圧用
キャパシタの面積を小さいものとすることができる。
荷を転送する際に、転送ゲートを構成するｎチャネルＭ
ＯＳトランジスタのｐ型ウェルに正電位が与えられるた
めに、バックゲートバイアス効果によるしきい値上昇．
電流減少が抑制される。従って高速の電荷転送が可能に
なる。例えば転送ゲート用ＭＯＳトランジスタのゲート
幅が従来と同じであれば、従来より高速の電荷転送がで
き、従来と同じ転送速度を得るためにはそのＭＯＳＩ−
ランジスタのゲート幅を小さいものとし、或いは昇圧用
キャパシタの面積を小さいものとすることができる。
転送ゲートをオフとする際には、ｐ型ウェルの電位をＯ
Ｖ或いはそれ以下とすることにより、良好なカットオフ
特性が保障される。
Ｖ或いはそれ以下とすることにより、良好なカットオフ
特性が保障される。
（実施例）
以下、本発明の実施例を説明する。
第１図は、一実施例のワード線駆動回路の要部構成であ
る。昇圧回路は、ドレイン・ゲートが電Ｉ１ｆｉ．Ｗ１
位Ｖｅｃに接続されたｎチャネルＭＯＳトランジスタＱ
１と、一端がこのＭＯＳトランジスタＱ１のソースに接
続され、他端に昇圧用のクロツクφ３が入る昇圧用キャ
パシタＣとにより構成されている。昇圧回路の出力ノー
ドＮは、転送ゲートとしてのｎチャネルＭＯＳトランジ
スタＱ２を介してワード線ＷＬにつながる出力端子ＯＵ
Ｔに接続されている。出力端子ＯＵＴには放電用のｎチ
ャネルＭＯＳトランジスタＱ３が設けられでいる。
る。昇圧回路は、ドレイン・ゲートが電Ｉ１ｆｉ．Ｗ１
位Ｖｅｃに接続されたｎチャネルＭＯＳトランジスタＱ
１と、一端がこのＭＯＳトランジスタＱ１のソースに接
続され、他端に昇圧用のクロツクφ３が入る昇圧用キャ
パシタＣとにより構成されている。昇圧回路の出力ノー
ドＮは、転送ゲートとしてのｎチャネルＭＯＳトランジ
スタＱ２を介してワード線ＷＬにつながる出力端子ＯＵ
Ｔに接続されている。出力端子ＯＵＴには放電用のｎチ
ャネルＭＯＳトランジスタＱ３が設けられでいる。
以上の基本的な構成は従来と同様である。この実施例で
は、転送ゲートＭＯＳ トランジスタＱ２が形成された
ｐ型ウェルがゲート電極と共通接続されていることが従
来と異なる。このＭＯＳトランジスタのゲート電極には
、電荷転送時に正の“Ｈ゜レベルとなるクロツクφｌが
印加されるから、このクロツクφｌが同時にｐ型ウェル
にも印加されることになる。この様にｐ型ウェルに正の
電位が印加されるため、このｐ型ウェルは他の回路要素
から分離されて転送ゲートＭＯＳトランジスタ専用とし
て作られ、かつこのｐ型ウェルが形成されたｎ型基板（
またはｎ型ウェル）には、φｌ −Ｖｂ （Ｖｂはｐｎ
接合のビルトイン電圧）以上の電位が与えられることが
必要である。
は、転送ゲートＭＯＳ トランジスタＱ２が形成された
ｐ型ウェルがゲート電極と共通接続されていることが従
来と異なる。このＭＯＳトランジスタのゲート電極には
、電荷転送時に正の“Ｈ゜レベルとなるクロツクφｌが
印加されるから、このクロツクφｌが同時にｐ型ウェル
にも印加されることになる。この様にｐ型ウェルに正の
電位が印加されるため、このｐ型ウェルは他の回路要素
から分離されて転送ゲートＭＯＳトランジスタ専用とし
て作られ、かつこのｐ型ウェルが形成されたｎ型基板（
またはｎ型ウェル）には、φｌ −Ｖｂ （Ｖｂはｐｎ
接合のビルトイン電圧）以上の電位が与えられることが
必要である。
第３図および第４図は、この実施例の転送ゲートＭＯＳ
トランジスタＱ２部の構造例である。第３図は、ｎ型基
板１１に形成された専用のｐ型ウェル１２にゲート電極
１３，ソース，ドレイン拡散層１４．１５を持つＭＯＳ
トランジスタＱ２を形成している。ｐ型ウェルｌ２はｐ
＋型層１６を介してゲート電極１３と共通接続されてい
る。第４図は、ｐ型基板２１にｎ型ウェル２２が形成さ
れ、このｎ型ウェル２２内に専用のｐ型ウェル２３が形
成されて、ここにゲート電極２４，ソＸス，ドレイン拡
散層２５．２６を持つｎチャネルＭＯＳトランジスタＱ
２が形成されている。第３図の場合と同様に、ｐ型ウェ
ル２３はｐ＋型層２７を介してゲート電極２４と共通接
続されている。ｎ型ウェル２２にはｎ十型層２８を介し
てｖｃｃが印加されている。第３図の構造ではｎ型基板
１１に、第４図の構造ではｎ型ウェル２２にそれぞれ、
前述のように所定の正バイアスを与えることが必要であ
る。特に第４図の構造は、ｎ型ウェル２２が他から分離
されているため、クロックφｌがＶｃｃ以上の昇圧電位
である場合にも容易に対応することができる点で有利で
ある。
トランジスタＱ２部の構造例である。第３図は、ｎ型基
板１１に形成された専用のｐ型ウェル１２にゲート電極
１３，ソース，ドレイン拡散層１４．１５を持つＭＯＳ
トランジスタＱ２を形成している。ｐ型ウェルｌ２はｐ
＋型層１６を介してゲート電極１３と共通接続されてい
る。第４図は、ｐ型基板２１にｎ型ウェル２２が形成さ
れ、このｎ型ウェル２２内に専用のｐ型ウェル２３が形
成されて、ここにゲート電極２４，ソＸス，ドレイン拡
散層２５．２６を持つｎチャネルＭＯＳトランジスタＱ
２が形成されている。第３図の場合と同様に、ｐ型ウェ
ル２３はｐ＋型層２７を介してゲート電極２４と共通接
続されている。ｎ型ウェル２２にはｎ十型層２８を介し
てｖｃｃが印加されている。第３図の構造ではｎ型基板
１１に、第４図の構造ではｎ型ウェル２２にそれぞれ、
前述のように所定の正バイアスを与えることが必要であ
る。特に第４図の構造は、ｎ型ウェル２２が他から分離
されているため、クロックφｌがＶｃｃ以上の昇圧電位
である場合にも容易に対応することができる点で有利で
ある。
第２図は、この実施例のワード線駆動回路の動作を説明
する信号波形である。クロックφｌ，φ２，φ３は当初
全て“Ｌ゜レベルである。従ってＭＯＳトランジスタＱ
２ Ｑ３はオフであり、キャパシタＣのノードＮはＭＯ
ＳトランジスタＱｌによりＶｃｃ−Ｖｔｈまで充電され
ている。次にクロックφｌ，φ２が“Ｌ＃レベルから′
Ｈ”レベルになる。これにより、容ｉｌＣの働きでノー
ドＮの電位はＶＣＣ以上まで昇圧され、これがオンした
転送ゲートＭＯＳトランジスタＱ２介して出力端子ＯＵ
Ｔに供給される。このとき、クロックφｌがゲートと同
時にＭＯＳトランジスタＱ２のｐ型ウェルに印加される
。これにより、ｐ型ウェルとソース間が順バイアスにな
って、チャネル電流による充電と同時に、クロックφ２
により出力端子ＯＵＴに直接充電が行われるが、これは
他の回路に影響しない限り差支えなく、むしろ高速充電
が可能になって好ましい。
する信号波形である。クロックφｌ，φ２，φ３は当初
全て“Ｌ゜レベルである。従ってＭＯＳトランジスタＱ
２ Ｑ３はオフであり、キャパシタＣのノードＮはＭＯ
ＳトランジスタＱｌによりＶｃｃ−Ｖｔｈまで充電され
ている。次にクロックφｌ，φ２が“Ｌ＃レベルから′
Ｈ”レベルになる。これにより、容ｉｌＣの働きでノー
ドＮの電位はＶＣＣ以上まで昇圧され、これがオンした
転送ゲートＭＯＳトランジスタＱ２介して出力端子ＯＵ
Ｔに供給される。このとき、クロックφｌがゲートと同
時にＭＯＳトランジスタＱ２のｐ型ウェルに印加される
。これにより、ｐ型ウェルとソース間が順バイアスにな
って、チャネル電流による充電と同時に、クロックφ２
により出力端子ＯＵＴに直接充電が行われるが、これは
他の回路に影響しない限り差支えなく、むしろ高速充電
が可能になって好ましい。
こうしてＶｃｃ以上に昇圧された電位がワード線に与え
られる。クロックφ１，φ２を“Ｌ０レベルに戻し、ク
ロックφ３を“Ｈ”レベルとすることにより、転送ゲー
ト用ＭＯＳトランジスタＱ２がオフ、放電用ＭＯＳトラ
ンジスタＱ３がオンとなり、ワードＬａＷＬは放電され
て“Ｌ２レベルになる。
られる。クロックφ１，φ２を“Ｌ０レベルに戻し、ク
ロックφ３を“Ｈ”レベルとすることにより、転送ゲー
ト用ＭＯＳトランジスタＱ２がオフ、放電用ＭＯＳトラ
ンジスタＱ３がオンとなり、ワードＬａＷＬは放電され
て“Ｌ２レベルになる。
この実施例によれば、昇圧回路による電荷転送時、転送
ゲートＭＯＳトランジスタＱ２のｐ型ウェルにクロツク
φｌの１Ｈ１レベルが同時に印伽される結果、所謂バッ
クゲートバイアスがかからず、しきい値電圧の低下およ
びこれに伴う電流減少が防止される。従って転送ゲート
ＭＯＳトランジスタの寸法が従来と同じであれば、従来
より高速の電荷転送が行われ、従来と同程度の速度で電
荷転送を行うためにはそのＭＯＳトランジスタ寸法を小
さくすることができる。或いは、昇圧用キャパシタの容
量を小さいものとすることができる。
ゲートＭＯＳトランジスタＱ２のｐ型ウェルにクロツク
φｌの１Ｈ１レベルが同時に印伽される結果、所謂バッ
クゲートバイアスがかからず、しきい値電圧の低下およ
びこれに伴う電流減少が防止される。従って転送ゲート
ＭＯＳトランジスタの寸法が従来と同じであれば、従来
より高速の電荷転送が行われ、従来と同程度の速度で電
荷転送を行うためにはそのＭＯＳトランジスタ寸法を小
さくすることができる。或いは、昇圧用キャパシタの容
量を小さいものとすることができる。
次に本発明の他の実施例を幾つか説明する。以下の実施
例では、第１図と対応する部分には、第１図と同一符号
を付して詳細な説明は省略する。
例では、第１図と対応する部分には、第１図と同一符号
を付して詳細な説明は省略する。
第５図は、転送ゲート用ＭＯＳトランジスタＱ２のｐ型
ウェルに正の電位を印加するために．、クロックφＩＬ
［接ではなく、これにより制御されるドライバＤＶを設
けた実施例である。
ウェルに正の電位を印加するために．、クロックφＩＬ
［接ではなく、これにより制御されるドライバＤＶを設
けた実施例である。
この実施例の場合の転送ゲートＭＯＳトランジスタＱ２
の部分の構造は、第６図または第７図のようになる。そ
の基本構造は、第３図または第４図と同じである。
の部分の構造は、第６図または第７図のようになる。そ
の基本構造は、第３図または第４図と同じである。
この実施例では、ドライバＤＶに用いる電源をＶｃｃと
すれば、クロックφｌの値に拘らず、ｐＷウェルに印加
される電位はｖＣｃとなる。従ってクロツクφｌをＶＣ
Ｃを以上に昇圧する場合にも、そのｐ型ウェルが形成さ
れたｎ型基板（またはｎ型ウェル）の電位はＶｃｃでよ
い。
すれば、クロックφｌの値に拘らず、ｐＷウェルに印加
される電位はｖＣｃとなる。従ってクロツクφｌをＶＣ
Ｃを以上に昇圧する場合にも、そのｐ型ウェルが形成さ
れたｎ型基板（またはｎ型ウェル）の電位はＶｃｃでよ
い。
第８図は更に他の実施例のワード線駆動回路であり、第
５図の構成に対して更に、転送ゲートＭＯＳトランジス
タＱ２のゲートに遅延素子ＤＲを介在させたものである
。
５図の構成に対して更に、転送ゲートＭＯＳトランジス
タＱ２のゲートに遅延素子ＤＲを介在させたものである
。
この実施例の場合、クロックφｌが立ち上がった時にま
ず、ＭＯＳトランジスタＱ２のｐ型ウェルからソースを
介して出力端子ＯＵＴに充電電流が流れ、一定の遅延時
間後、ＭＯＳトランジスタＱ２がオンしてチャネル電流
の形で電荷転送が行われる。
ず、ＭＯＳトランジスタＱ２のｐ型ウェルからソースを
介して出力端子ＯＵＴに充電電流が流れ、一定の遅延時
間後、ＭＯＳトランジスタＱ２がオンしてチャネル電流
の形で電荷転送が行われる。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
れる。
［発明の効果］
以上述べたように本発明によれば、高速アクセス性能を
損なうことなく、転送ゲート用ＭＯＳ＋ランジスタのゲ
ート幅を小さくすることができ、或いは昇圧用キャパシ
タを小さくすることができるＤＲＡＭのワード線駆動回
路が得られる。
損なうことなく、転送ゲート用ＭＯＳ＋ランジスタのゲ
ート幅を小さくすることができ、或いは昇圧用キャパシ
タを小さくすることができるＤＲＡＭのワード線駆動回
路が得られる。
第１図は本発明の一実施例に係るワード線駆動回路の要
部構成を示す図、 第２図はその動作を説明するための信号波形を示す図、 第３図および第４図は実施例における転送ゲートＭＯＳ
トランジスタ部の断面構造例を示す図、第５図は他の実
施例のワード線駆動回路の要部構成を示す図、 第６図および第７図はその転送ゲートＭＯＳトランジス
タ部の断面構造例を示す図、 第８図は更に他の実施例に係るワード線駆動回路の要部
構成を示す図、 第９図は従来のワード線駆動回路の要部構戊を示す図、 第１０図はその動作を説明するための信号波形図である
。 Ｑ１・・・充電用ｎチャネルＭＯＳトランジスタ、Ｃ・
・・昇圧用キャパシタ、Ｑ２・・・転送ゲート用ｎチャ
ネルＭＯＳトランジスタ、Ｑ３・・・放電用ｎチャネル
ＭＯＳトランジスタ、ＤＶ・・・ドライバ、ＤＲ・・・
遅延素子、１１・・・ｎ型基板、１２・・・ｐ型ウェル
、１３・・・ゲート電極、１４．１５・・・ソース，ド
レイン拡散層、１６・・・ｐ＋型層、２１・・・ｐ型基
板、２２・・・ｎ型ウェル、２３・・・ｐ型ウェル、２
４・・・ゲート電極、２５．２６・・・ソース，ドレイ
ン拡散層、２７・・・ｐ“型層、２８・・・ｎ＋型層。
部構成を示す図、 第２図はその動作を説明するための信号波形を示す図、 第３図および第４図は実施例における転送ゲートＭＯＳ
トランジスタ部の断面構造例を示す図、第５図は他の実
施例のワード線駆動回路の要部構成を示す図、 第６図および第７図はその転送ゲートＭＯＳトランジス
タ部の断面構造例を示す図、 第８図は更に他の実施例に係るワード線駆動回路の要部
構成を示す図、 第９図は従来のワード線駆動回路の要部構戊を示す図、 第１０図はその動作を説明するための信号波形図である
。 Ｑ１・・・充電用ｎチャネルＭＯＳトランジスタ、Ｃ・
・・昇圧用キャパシタ、Ｑ２・・・転送ゲート用ｎチャ
ネルＭＯＳトランジスタ、Ｑ３・・・放電用ｎチャネル
ＭＯＳトランジスタ、ＤＶ・・・ドライバ、ＤＲ・・・
遅延素子、１１・・・ｎ型基板、１２・・・ｐ型ウェル
、１３・・・ゲート電極、１４．１５・・・ソース，ド
レイン拡散層、１６・・・ｐ＋型層、２１・・・ｐ型基
板、２２・・・ｎ型ウェル、２３・・・ｐ型ウェル、２
４・・・ゲート電極、２５．２６・・・ソース，ドレイ
ン拡散層、２７・・・ｐ“型層、２８・・・ｎ＋型層。
Claims (2)
- （１）ワード線につながる出力端子にクロックにより制
御される転送ゲートを介して接続された昇圧回路を有す
るダイナミックＲＡＭのワード線駆動回路において、前
記転送ゲートは、他の回路要素から分離された専用のｐ
型ウェルに形成されたｎチャネルＭＯＳトランジスタに
より構成されかつ電荷転送時そのｐ型ウェルに正電位が
印加されるようにしたことを特徴とするダイナミックＲ
ＡＭのワード線駆動回路。 - （２）ワード線につながる出力端子にクロックにより制
御される転送ゲートを介して接続された昇圧回路を有す
るダイナミックＲＡＭのワード線駆動回路において、前
記転送ゲートは、他の回路要素から分離された専用のｐ
型ウェルに形成されたｎチャネルＭＯＳトランジスタに
より構成され、前記ｐ型ウェルは前記ＭＯＳトランジス
タのゲート電極と共通接続されていることを特徴とする
ダイナミックＲＡＭのワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157158A JP2829034B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157158A JP2829034B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323591A true JPH0323591A (ja) | 1991-01-31 |
| JP2829034B2 JP2829034B2 (ja) | 1998-11-25 |
Family
ID=15643453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157158A Expired - Fee Related JP2829034B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829034B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0871224A3 (en) * | 1997-04-07 | 2000-07-12 | Nec Corporation | Semiconductor device having device supplying voltage higher than power supply voltage |
| JP2005340851A (ja) * | 2005-06-27 | 2005-12-08 | Sharp Corp | 半導体装置及びその製造方法 |
| US7002397B2 (en) | 1999-01-26 | 2006-02-21 | Renesas Technology Corp. | Method of setting back bias of MOS circuit, and MOS integrated circuit |
| JP2007035919A (ja) * | 2005-07-27 | 2007-02-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓトランジスタ、ｍｏｓトランジスタの制御方法、およびトランスインピーダンスアンプ |
| JP2009260361A (ja) * | 2009-05-15 | 2009-11-05 | Sharp Corp | 半導体装置およびその駆動方法 |
-
1989
- 1989-06-20 JP JP1157158A patent/JP2829034B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0871224A3 (en) * | 1997-04-07 | 2000-07-12 | Nec Corporation | Semiconductor device having device supplying voltage higher than power supply voltage |
| US7002397B2 (en) | 1999-01-26 | 2006-02-21 | Renesas Technology Corp. | Method of setting back bias of MOS circuit, and MOS integrated circuit |
| JP2005340851A (ja) * | 2005-06-27 | 2005-12-08 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2007035919A (ja) * | 2005-07-27 | 2007-02-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓトランジスタ、ｍｏｓトランジスタの制御方法、およびトランスインピーダンスアンプ |
| JP2009260361A (ja) * | 2009-05-15 | 2009-11-05 | Sharp Corp | 半導体装置およびその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2829034B2 (ja) | 1998-11-25 |
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|---|---|---|---|
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