JPH0368473B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関しさらに詳しくは、
VLSIメモリ装置内で使用される形式のクロツク
発生回路に関する。

〔従来の技術〕

ダイナミツク読出し／書込み型半導体メモリ装
置は、多数の内部的に発生されたクロツクを使用
して記憶セルアレイ内のデータの読出し又は書込
みを行う一連のイベントを制御している。チツプ
イネイブルや行列アドレスストローブ及び
CASのような外部クロツクは種々の異なる遅延
時間を持つ一連の多数の内部クロツクを開始させ
る為に使用される。これらの内部クロツクは、
Vdd−VtよりむしろフルのVdd供給電圧まで達
する必要がありやや大きな容量の負荷回路を駆動
しなくてはならない。当然のことながら、処理速
度及び電力に関する後退が第１の重大な問題であ
る。

VLSI内で使用される256Kビツトを含むダイナ
ミツクMOSメモリや１メガビツトの装置は、上
記のような操作上の要求の他にトランジスタのサ
イズをスケーリングする即ち、ゲート酸化物の厚
さも含めトランジスタの各々の部分の物理的サイ
ズを低減する必要がある。ゲート酸化物の厚さが
200Åで＋5Vの供給電圧を使うとゲート酸化物を
横切る電界が絶縁破壊による降伏を生じさせる。
特に、上記のようなクロツク発生回路で必要とさ
れるブートされたノードではこのようなブートさ
れたノードに接続されるトランジスタのゲート酸
化物にわたつて過剰電界ができるという困難にさ
らされる。

以上のように従来のクロツク発生回路は適当に
ゼロレベルを維持するのが困難でかつこれによつ
て処理速度や電力消費に問題があつただけでな
く、これを構成に含む電界効果トランジスタ等の
装置内の絶縁層に電界を作るという欠点も有して
いた。

本発明のクロツク発生回路を使用可能な形式の
ダイナミツクRAM装置は、マクアレクサンダー
ホワイト及びラオに発行された米国特許第
4239993号及びホワイトマクアダムス及びレツド
ウインに発行された米国特許第4081701号に開示
され、従来のクロツク発生回路は、ナガイホン等
に発行された米国特許第4239991号及びホン、リ
ース及びレツドウインに発行された米国特許第
4239990号に説明されている。これらは全てテキ
サス インスツルメンツに譲渡されている。

〔発明の目的と要約〕

本発明の第１の目的は半導体集積回路で使用さ
れる改良されたクロツク発生回路、特に電力消費
が小さくより効率が秀れ、遅延インクリメントが
正確で及び／又は出力のゼロレベルを適当に制御
可能である上記回路を提供することである。第２
の目的は、「前部ポーチ」と呼ばれる従来回路に
特有の開始におけるゼロレベルからのズレをなく
したため、不確実な条件での操作をなくしてレベ
ルに影響されやすい回路を駆動するクロツク発生
回路を提供することである。

さらに本発明の他の目的は高レベルにブートさ
れたノードを含むクロツク発生回路を有する電界
効果トランジスタやその他の同様の装置のゲート
酸化物の為に改良された電圧超過に対する保護機
能を提供することである。

上記目的を達成するため本発明によるクロツク
発生回路は、 出力トランジスタと、入力トランジスタと、減
結合トランジスタと、１対の放電トランジスタを
含む放電回路とを有し、前記トランジスタの各々
はソース−ドレインパスとゲートとを持ち、 前記入力トランジスタはそのソース−ドレイン
パスが供給電圧と入力ノードとの間に接続され、
そのゲートは入力クロツク電圧を受けるように接
続されていて、 前記減結合トランジスタはそのソース−ドレイ
ンパスが前記入力ノードと前記出力トランジスタ
のゲートとの間に直列に接続されていて、 前記出力トランジスタはそのソース−ドレイン
パスが前記供給電圧と出力ノードとの間に接続さ
れていて、 前記クロツク発生回路は更に入力クロツク電圧
の状態変化の後前記出力トランジスタのゲートを
前記供給電圧より高いレベルの電圧にブートする
手段を有し、前記ブート手段は前記減結合トラン
ジスタを介して前記出力トランジスタに結合され
ており、 前記出力トランジスタのゲートを該出力トラン
ジスタのゲートがブートされた後に起こる放電ク
ロツク電圧の状態に従つて放電するため、前記放
電回路は前記出力トランジスタのゲートと基準電
位との間に接続されていて、前記放電トランジス
タの一方のゲートは前記放電クロツク電圧を受
け、他方の放電トランジスタのゲートは前記供給
電圧に接続されていることを特徴とする高レベル
のクロツク電圧を発生するクロツク発生回路であ
る。

本発明の第１の実施例に従うと、入力クロツク
に続いて高レベル遅延クロツク出力を発生するク
ロツク回路は、駆動ノード上の電圧に応じ出力ノ
ードを制御する出力トランジスタ及びプルダウン
トランジスタを使用している。入力クロツクは２
つの直列に接続されるトランジスタからなる減結
合配列によつてこの駆動ノードに与えられる。第
１トランジスタは保持用ノードに於ける入力容量
を絶縁し第２の直列するトランジスタが所望の遅
延時間後その容量を駆動ノードに転送している。
出力ノードは遅延時間が経過するまで望ましくな
い電圧の上昇が起こらないようにし、かつ直流電
力のロスが起こらないようにしてゼロに維持され
る。故大容量の負荷素子の駆動が可能になる 本発明の他の実施例に従うと、ダイナミツク
RAMやそれと同様の装置の為のクロツク発生回
路において、出力トランジスタに高レベルゲート
電圧を提供する為にあるノードを供給電圧以上の
値にブートする必要がある。ブートされたノード
に接続されるトランジスタのゲート酸化物で電圧
が超過するのを防ぐため、直列に接続するトラン
ジスタが加えられ、このゲートには供給電圧が与
えられるのでトランジスタのゲート酸化物におい
てもフルのブートされた電圧が存在することはな
くなる。

〔実施例〕

第１図を参照すると、VLSI型半導体メモリ装
置で使用される形式のクロツク発生回路が図示さ
れている。典型的には、このメモリ装置は、テキ
サス・インスツルメンツに譲渡されているマクア
レクサンダー、ホワイト及びラオに発行された米
国特許第4239993号に一般的に示されるワントラ
ンジスタ型セルを使用する256Kビツトダイナミ
ツク読出し／書込みメモリである。このような特
許に示されているメモリ装置内ではチツプ上で多
数の高レベルクロツクが発生される必要がある。
クロツク電圧は、供給Vddであるかまたは、それ
に非常に近い電圧レベルでだいたい50から100pfd
の容量を駆動しなければならず、タイミングは数
ナノ秒である。

第１図の回路は、第２図に示す入力クロツクφ
１に応答して遅延出力クロツクφ３を発生する機
能を行う。プリチヤージクロツクは、アクテイ
ブサイクルが開始する前に適当な条件を設定する
為に使用される。出力φ３は、タイムΔTだけφ
１の開始部から遅れたリーデイングエツジ（先頭
の端部）を有し、クロツクφ２によつて最後が決
められたトレイリングエツジ（最後尾端部）を有
を有している。

２組の入力トランジスタ１０及び１１のゲート
は、φ１及びに接続されノード１２及び１３に
入力を与えている。これらのノードはによつて
Vssに保たれφ１が高レベルになる時にVdd−Vt
になる。ノード１２及び１３に於る入力電圧は、
出力トランジスタ１６及びプルダウントランジス
タ１７のゲート１４及び１５を制御する為の電圧
を作りだす為に使用される。トランジスタ１７
は、プレチヤージクロツクが高レベルにある期
間中出力ノード１８をVssに引きさげておきφ１
のリーデイングエツジの後の遅延期間の後でトラ
ンジスタ１６が出力ノード１８をVddまで引き上
げる。トランジスタ１６のゲート１４は、ブート
されたノード１９であつてこのゲートはトランジ
スタ２０のゲートにも接続されている。減結合ト
ランジスタは、入力ノード１２をノード１９に接
続する。このトランジスタ２１のゲートは、遅延
クロツクノード２２に接続され、このノードはト
ランジスタ１７のゲートも制御している。ノード
１９は、トランジスタ２３のゲートに与えられる
φ２クロツクによつてプレデイスチヤージされ、
φ２が再び高レベルになる時に出力φ３は、終了
しノード１９はトランジスタ２３を介し放電され
る。ノード２２は、が高レベルにある時にトラ
ンジスタ２４を介しVdd−Vtまでプレチヤージ
されるので、φ１が高レベルになる時トランジス
タ２１が導通しノード１２上の電荷をノード１９
に通すようになる。トランジスタ２５もの期間
ノード２６をプレチヤージするが、ノード２２及
び２６はノード１３がによつて引き下げられな
い限り放電されることはない。φ１が高レベルに
なつたとき、トランジスタ２８及び２９のゲート
を充電する為に必要な短い期間の遅延（何ナノ秒
かの間）の後でノード１３は高レベルになる。ト
ランジスタ２８が導通し始めるとノード２６は、
電圧が下がり始め、このネガテイブゴーイング
（負の方向に変化する）のスパイクは、容量素子
２７によつてノード１３に接続されトランジスタ
２８がノード２６を放電させてしまうまでトラン
ジスタ２９に影響しないようにしている。トラン
ジスタ２８及び２９が両方とを導通している時、
ノード２２が放電しゲート１５を低レベルに引き
下げトランジスタ２１を遮断し、ノード１９と入
力とを減結合する。トランジスタ２０と直列に接
続するトランジスタ３０もノード２２が放電され
ることによつてオフになる。これによつてトラン
ジスタ２０のゲートは入力クロツク電圧φ１によ
つて高レベルになるのでノード３１も高レベルに
なる。ノード３１上に接続するポジテイブゴーイ
ングの（正に向かつて変化する）電圧はノード１
９に接続され、このノードを第２図に示すように
Vddより高い電圧まで引き上げる。故に出力ノー
ド１８及び出力クロツクφ３はVddレベルいつぱ
いまで上がる。φ２が高レベルになると、ノード
１９はトランジスタ２３及びトランジスタ３３や
プルダウン装置１７を通し放電されφ３を終了さ
せる。

第１図の回路の好ましくない特徴の１つは、遅
延期間ΔTの開始時において出力φ３が電圧の変
移を示すことである。このような変移は「前面ポ
ーチ」と呼ばれ、次にくる回路が特に電圧に影響
されるものである場合には好ましくない操作条件
を与えてしまう。電圧の上昇は、トランジスタ１
６のゲート電圧が高レベルになるのでトランジス
タ１６が導通することによつてひきおこされトラ
ンジスタ１７で意図しない電力の無駄をおこすだ
けでなく出力の電圧降下をおこしてしまう。

第３図を次に参照すると、本発明に従つたクロ
ツク発生回路が図示されている。この回路では、
φ１が高レベルになることによつてノード１２か
ら与えられる電荷がノード３８上に蓄積され、次
にトランジスタ３９を介し必要とされる時に駆動
ノード１９に転送される。転送トランジスタ３９
のゲートは、φ１によつて駆動されるトランジス
タ４１を介しVddに接続されるノード４０に接続
される。ノード４０はトランジスタ４２を介し接
地にも接続している。トランジスタ４２のゲート
はノード２６に接続される。容量素子４３は駆動
ノード１９が高レベルになり始める時にノード４
０の電圧をブート機能をする。ブーテイング容量
素子３２は、第１図においてはノード１９に接続
されていたがその代わりにノード３８に接続され
る。

第３図の回路において、が高レベルになつた
時にノード２２はプレチヤージされたので入力ク
ロツクφ１が高レベルになつたときノード３８は
減結合トランジスタ２１を介し充電される。ノー
ド３８が充電されると、容量素子３２も充電され
る。ノード２６は、トランジスタ２５によつて
Vdd−Vtまでプレチヤージされているのでノー
ド４０はトランジスタ４２を介し接地電位に保た
れる。遅延回路によつて遅延された後で、このノ
ード２６は低レベルになり、φ１が高レベルにな
るのでまずノード４０及び容量素子４３はトラン
ジスタ４１を介しVdd−Vtまで充電されるよう
になる。ノード２２は、トランジスタ２９におけ
る遅延Δtに等しい非常に期間の遅延の後ノード
２６の状態を追随する。ノード４０がVdd−Vt
になるのでノード３８からの電荷はトランジスタ
３９を通つて駆動ノード１９に送られる。同時に
トランジスタ１７及び３０はオフとなりノード３
１，１８では、電圧が上昇する。ノード３１の電
圧が上がると、ノード３８は容量素子３２を通し
Vddより高い電位までブートされる。この電荷
は、トランジスタ３９を介しノード１９上に転送
される。ノート３１及び１９における電圧が上昇
するとノード４０は容量素子４３を介しブートさ
れ、これによつてトランジスタ３９の導電性は向
上し、これによつてノード３８と１９の電圧は等
しくなる。

この操作で無駄となる電荷は、トランジスタ４
１を通る電流のみであり、この電流は、トランジ
スタ３９のゲート及び容量素子４３のみを駆動し
ているので非常にわずかである。もはや抵抗分割
装置の操作もないので出力波形における「前面ポ
ーチ」の発生も完全に防ぐことができる。これに
よつて従来技術の回路では、適当なゼロレベルを
維持する為には最初と最後の装置の間をある比率
に保たなくてはならなかつたが本発明ではトラン
ジスタ１７及び３０の装置のサイズは、最初の装
置１６，２０のサイズを気にしなくてもよい。

第５図を参照すると、トランジスタ４５をノー
ド１３に接続し、このトランジスタのゲートにク
ロツク４を接続することによつて他のクロツク
との連動回路が提供される。残る全ての回路は、
第３図とまつたく同様である。この様にして４
が低レベルになつた後で１タイミングの遅延でノ
ード２２は、引き下げられ、もう１つの運動制御
を提供することができる。クロツク４は、φ１
の後であり実質上２の前に発生する。

本発明の回路の第２の利点はただ１つの形式の
トランジスタのみが必要とされることである。即
ち、製造工程に何回かの注入を必要とする「中
性」型エンハンスメント型及びデプレツシヨン型
のようないくつかの異なる閾値を持つトランジス
タの代わりに第３図、第４図の回路は、＋5Vの供
給電圧に対し約＋0.8Vの閾値を持つ標準のエン
ハンスメント型トランジスタのみを使用してい
る。これによつて製造工程でかかるコストを低減
させることができる。

与えられた値の負荷容量素子を駆動させる為に
は、本発明のクロツク回路は従来の回路と比較し
50％低減した電力を要すれば充分であることもわ
かつている。

第６図を参照するとVLSI型半導体メモリ装置
に使用される形式のクロツク発生回路が図示され
ている。典型的にこの装置は一般的に上記の米国
特許第4239993号に示されるワントランジスタセ
ルを用いる256Kビツトダイナミツク読出し／書
込みメモリである。上記の実施例と同様にチツプ
上では、多数の高レベルクロツクが発生されなく
てはならない。クロツク電圧は供給Vddである又
はそれに近い電圧レベルで約50から100pfdの容量
素子を駆動しなければならない。タイミング遅延
時間は好ましくは、ほぼ数ナノ秒である。上記米
国特許第4239990号及び第4239991号は、米国特許
第4239993号のメモリ装置で使用されるクロツク
発生回路の一般的形式を示している。

第６図において、基本の低レベルクロツクφ
は、これに対応するプレチヤージクロツクと共
に、一対のトランジスタ１０及び１１から成る２
つのプツシユプル入力段を駆動する。これらのク
ロツク電圧は、第７図に示される。一般にクロツ
クはプレチヤージサイクルクロツクであるのに
対し、クロツクφは、又はチツプ選択
のような装置に対する入力の１つから得たアクテ
イブサイクルクロツクの１つである。入力段１０
及び１１から与えられる出力ノード１２及び１３
における電圧は２つの大規模プツシユプル出力ト
ランジスタ１６及び１７のゲート１４及び１５を
制御する回路を駆動する為に使用されノード１８
上に高レベル出力を発生している。φクロツクが
ゲート１５を高レベルにすると、ノード１８はト
ランジスタ１７が導通することによつてVssレベ
ルに下がる。ノード１２及び１３もによつて低
レベルに保たれる。第７図のタイミング図で示す
通りφが高レベルになると、トランジスタ２０の
ゲートのノードでもあるゲート１４は、減結合ト
ランジスタ２１を通しVdd−Vtまで充電される。
このトランジスタのゲートがVddであることによ
つてノード１９は、充電されるが入力とは絶縁さ
れるようになる。次にノード２２（ゲート１５
も）が放電されトランジスタ１６のゲート１４に
はノード１８に適当な高レベル出力を与える為に
充分な駆動電圧を提供しているときノード１９は
Vdd以上にブートされる、第７図で示すようにク
ロツクが高レベルになる時トランジスタ２３及
びゲートにVddを有する直列して接続するトラン
ジスタ２４によつてノード１９は放電される。ノ
ード１９がVddより高いレベルにある時間の間、
トランジスタ２３のゲート酸化物は絶縁破壊によ
つて欠陥をおこしやすい電圧の超過から保護され
なくてはならないから回路のこの部分は本実施例
の重要な部分である。これは、VLSI装置に合わ
せてスケーリングされる時に要求されるような絶
縁酸化物が約200Åであり非常に薄い場合には特
に重大である。この部分が公称の供給電圧及び温
度より高いもので操作される時にはゲート酸化物
にかかる圧力は増大し、これによつて信頼性や性
能が落ちてしまう。トランジスタ２３のゲート酸
化物に電界ができることによる影響を減らす為
に、トランジスタ２３と直列に接続する装置２４
はノード１９上の電圧の一部を降下させるので、
電界は第７図で示すようにノード１９より低い電
圧で接地電位になる。放電する際の通り道となる
ノードは１つとしてそのノードを通るVddより高
い電圧を持つことはなくなる。即ち、ノード２５
における電圧は、Vdd−Vtより高くなることは
なく、ノード１９とノード２５の間の電圧もVdd
−Vtより高くなることはない。

第６図のノード２２はが高い時にトランジス
タ２６によつてVdd−Vtまでプリチヤージされ
るのでノード２７も同様にプレチヤージされる。
φの間ノード１３は、低電位に維持され、トラン
ジスタ２８，２９はオフである為が接地電位に
ある時これらのノードは高レベルのまま留まる。
次にφが高電位になる時、ノード１３は高電位と
なり、米国特許第4239990号で説明される通り所
定の遅延期間の後でノード２２はトランジスタ２
８及び２９を通し放電される。これによつてトラ
ンジスタ３０はオフになり、ノード１９の電圧が
トランジスタ２１を通しφによつて駆動される為
トランジスタ２０がオンになるのでノード３１
は、Vddに達するようになる。ノード３１がVdd
になると、ノード１９は容量素子３２によつて
Vddより高くなるまでブートされる。

トランジスタ３３がそのゲートに′のクロツ
クを受けると、このトランジスタによつてノード
１８の出力パルスは終了される。この同じクロツ
ク′は、上記で説明した通りブートされたノー
ド１９を放電させる。

本発明の他の実施例が第８図に示されている。
この中でトランジスタ１６及び１７の前の全ての
回路は、第６図と同様である。つけ加えられてい
るのは、容量素子３５によるブーテイング電圧入
力である。これを追加することによつてクロツク
φxdは、ノード１８上の出力電圧をVddより高
いレベルまでブートする為に働く。この形式のブ
ートされたクロツクは上記特許第4239993号に説
明されるｘ−アドレス電圧の為に使用される。ク
ロツクxdはノード１８上の出力電圧をただ単
にわずかに遅延させたものであり、その出力電圧
から得たものである。この遅延は、第７図に示す
ノード１８上の出力電圧の振幅よりはるかに短
い。トランジスタ１７のゲート酸化物に過度の圧
力が加わるのを防ぐため、直列するトランジスタ
３６のゲートはVddにする。トランジスタ１７の
ゲート酸化物に現われる純粋な電界は、故にVdd
−Vt以下である。トランジスタ３６及び１７は
もし必要ならば容量素子３２をプレデイスチヤー
ジしながら適当なゼロレベルを発生することがで
きる為に充分なサイズである。

以上のような構成にすることによつて電力の無
駄や操作処理速度の低下を最小にし、且つゼロレ
ベルを維持でき他の回路に適当な条件を設定する
ことのできるクロツク発振回路を提供することが
できる。さらに、これを電界効果トランジスタ及
びこれと同様の装置で構成する場合におこる絶縁
酸化物での電界の形成によつて生まれる欠陥をな
くす為にもこの構成は有利である。これらの本発
明によつて得られる利益は、VLSI装置で使用さ
れるクロツク発生回路に不可欠なものと確信す
る。

本発明は説明した実施例に関し記述してきたが
この説明は思想の限定を意図するものではない。
説明した実施例の種々の変形、本発明の他の実施
例も、この説明から明らかになると思う。故に添
付特許請求の範囲は、本発明の真の主旨の中に含
まれるあらゆる改変や実施例もカバーするものと
確信する。

以上の説明に関連して更に以下の項を開示す
る。

(1) 各々がソース／ドレインの電気的パスとゲー
トとを有する入力トランジスタ、転送トランジ
スタ、接地トランジスタ、制御トランジスタ、
駆動トランジスタ及びホールドダウントランジ
スタと、 入力ノードとホールデイングノードとの間に
接続される入力トランジスタのソース−ドレイ
ンの電気的パス及び上記クロツク入力電圧を与
える前に入力トランジスタのゲートをプレチヤ
ージする手段と ホールデイングノードと駆動ノードとの間に
接続される転送トランジスタのソース−ドレイ
ンの電気的パス及び制御ノードに接続される転
送トランジスタのゲートと 制御ノードを供給電圧に接続する制御トラン
ジスタのソース−ドレインの電気的パス及びク
ロツク入力電圧を受けとる為に接続される制御
トランジスタのゲートと 制御ノードを接地に接続する接地トランジス
タのソース−ドレインの電気的パス及びクロツ
ク電圧が与えられる前にプレチヤージされる接
地トランジスタのゲートと 出力ノードを供給電圧に接続する駆動トラン
ジスタのソース−ドレインの電気的パス及び駆
動ノードに接続される駆動トランジスタのゲー
トと出力ノードを接地に接続するソース−ドレ
インの電気的パスと上記クロツク入力電圧が与
えられる前にプレチヤージされるホールドダウ
ントランジスタのゲートと 遅延時間の後でホールドダウントランジスタ
と接地トランジスタのゲートの電圧を引き下げ
る為に接地される遅延手段と を有する入力ノードに入力クロツク電圧が与え
られてから遅延期間の後出力ノードに高レベル
出力クロツク電圧を提供するクロツク発生回
路。

(2) 上記回路が入力ノードの電圧が上昇する時に
ホールデイングノードの電圧をブートする為に
出力ノードをホールデイングノードに接続する
容量手段を有する第１項の回路。

(3) 上記回路が駆動ノードの電圧が上昇する時に
制御ノードの電圧をブートさせる駆動ノードを
制御ノードに接続する容量手段を有する第１項
の回路。

(4) 上記回路において、遅延手段がホールドダウ
ントランジスタのゲートの電圧を引き下げるわ
ずか前に接地トランジスタのゲートの電圧を引
き下げる機能を行う第１項の回路。

(5) 上記回路において遅延手段は上記遅延の後で
入力トランジスタのゲートの電圧を引き下げる
為にも接続される第１項の回路。

(6) 上記回路において全ての上記トランジスタが
単一の集積回路上に形成された同じ閾値電圧を
持つ絶縁ゲート電界効果トランジスタである第
１項の回路。

(7) 各々のトランジスタがソース−ドレインの電
気的パス及びゲートを持つ入力トランジスタ、
転送トランジスタ、接地トランジスタ、制御ト
ランジスタ、駆動トランジスタ及びホールドダ
ウントランジスタとを有し 入力ノードとホールデイングノードの間に接
続されるソース−ドレインの電気的パスとクロ
ツク入力電圧が与えられる前に入力トランジス
タのゲートをプレチヤージする手段とを有する
入力トランジスタと ホールデイングノードと駆動ノードとの間に
接続されるソース−ドレインの電気的パス及び
制御ノードに接続されるゲートとを有する転送
トランジスタと 制御ノードを供給電圧に接続するソース−ド
レインの電気的パスとクロツク入力電圧を受け
とる為に接続されるゲートとを有する制御トラ
ンジスタと 制御ノードを接地に接続するソース−ドレイ
ンの電気的パスとクロツク入力電圧が与えられ
る前にプレチヤージされるゲートとを有する接
地トランジスタと 出力ノードを供給電圧に接続するソース−ド
レインの電気的パスと駆動ノードに接続される
駆動トランジスタとを有する駆動トランジスタ
と 出力ノードを接地に接続するソース−ドレイ
ンの電気的パスと上記クロツク入力電圧が与え
られる前にプレチヤージされるゲートとを有す
るホールドダウントランジスタと クロツク入力電圧の発生の後の遅延期間の
後、ホールドダウントランジスタと接地トラン
ジスタのゲートの電圧を引き下げる為に接続さ
れる遅延手段と を有するダイナミツク読出し／書込み半導体メ
モリ装置又はこれと同様の装置に於る入力ノー
ドに入力クロツク電圧を与えた後の遅延期間の
後、出力ノードに高レベル出力クロツク電圧を
提供するクロツク発生回路。

(8) 上記回路が出力ノードをホールデイングノー
ドに接続し出力ノードの電圧が上昇する時にホ
ールデイングノードの電圧をブートさせる容量
手段を有する第７項の回路。

(9) 上記回路が駆動ノードを制御ノードに接続
し、駆動ノードの電圧が上昇する時に制御ノー
ドの電圧をブートさせる容量手段を有する第７
項の回路。

(10) 上記回路において遅延手段がホールドダウン
トランジスタのゲートの電圧を引き下げるわず
か前に接地トランジスタのゲートを引き下げる
機能を行う第７項の回路。

(11) 上記回路において、遅延手段が上記遅延期間
の後入力トランジスタのゲートの電圧を引き下
げる為にも接続される第７項の回路。

(12) 上記回路において全ての上記トランジスタが
単一の集積回路に形成される同じ閾値電圧を持
つ絶縁ゲート電界効果トランジスタである第７
項の回路。

(13) 出力トランジスタ、入力トランジスタ、減
結合トランジスタ及び一対の放電トランジスタ
であつて各々がソース−ドレインの電気的パス
及びゲートを有する上記トランジスタ 入力トランジスタのゲートに接続されるクロ
ツク入力電圧と電圧供給と入力ノードとの間に
接続される入力トランジスタのソース−ドレイ
ンの電気的パスと 上記入力ノードと出力トランジスタの間に直
列に 減結合トランジスタのソース−ドレインの電
気的パスを接続する手段と上記電圧供給に接続
される減結合トランジスタのゲートと 上記電圧供給と出力ノードとの間に接続され
る出力トランジスタのソース−ドレインの電気
的パスと上記クロツク電圧入力に応答する遅延
期間の後で上記供給電力より高い電圧レベルに
出力トランジスタの上記ゲートをブートする手
段と 出力トランジスタの上記ゲートと参照電位と
の間に接続される一対の放電トランジスタの直
列に接続するソース−ドレインの電気的パスと
放電クロツク電圧を持つ上記参照電位付近の一
方の放電トランジスタのゲートと上記供給電圧
を持つ他方の放電トランジスタとを有し上記放
電クロツク電圧は出力トランジスタの上記電圧
が上昇された後で発生する出力トランジスタの
上記ゲートを放電する手段と を有する高レベルクロツク電圧を発生するクロ
ツク発生回路。

(14) 上記回路において上記トランジスタが集積
半導体装置内に形成される絶縁ゲート電界効果
トランジスタである第13項の回路。

(15) 上記回路において、上記ブートする手段が
各々がソース−ドレインの電気的パス及びゲー
トを有する第１及び第２のトランジスタであつ
て、上記ソース−ドレインの電気的パスは、上
記供給電圧及び参照電位の間に直列に接続さ
れ、上記第１のトランジスタのゲートは出力ト
ランジスタのゲートに接続され、第２のトラン
ジスタのゲートは上記入力クロツクが高レベル
になつた後でオフになるように接続される上記
第１及び第２のトランジスタと第１及び第２の
トランジスタの上記ソース−ドレインの電気的
パスの間のノードを出力トランジスタの上記ゲ
ートに接続する容量手段とを有する第14項の回
路。

(16) 上記回路が第３のトランジスタを有し、上
記回路において上記第２のトランジスタの上記
ゲートが第３のトランジスタのゲートに接続さ
れ、第３のトランジスタのソース−ドレインの
電気的パスは、上記出力ノードと参照電位の間
に接続される第15項の回路。

(17) 出力トランジスタ及び一対の放電トランジ
スタであつて各々がソース−ドレインの電気的
パス及びゲートを有する上記トランジスタと 上記入力ノードを出力トランジスタのゲート
に接続する接続手段と 上記電圧供給及び上記出力ノードとの間に接
続される出力トランジスタのソース−ドレイン
の電気的パスと クロツク入力に応答する遅延期間の後、上記
供給電圧より高い電圧レベルに出力トランジス
タの上記ゲートの電圧をブートする手段と 出力トランジスタと参照電位との間に接続さ
れる上記一対の放電トランジスタの直列に接続
されるソース−ドレインの電気的パスと 放電クロツク電圧を持つ上記参照電位付近に
接続される放電トランジスタのゲートと上記供
給電圧を持つ他方の放電トランジスタのゲート
とを有し上記放電クロツク電圧は、出力トラン
ジスタの上記ゲートが昇圧された後に発生する
出力トランジスタの上記ゲートを放電する手段 とを有する入力ノードに与えられる入力クロツ
クに応答して出力ノードに高レベルクロツク電
圧を発生するクロツク発生回路。

(18) 上記回路において、上記トランジスタが集
積半導体装置に形成された絶縁ゲート電界効果
トランジスタである第17項の回路。

(19) 上記回路において、上記ブートする手段
が、各々がソース−ドレインの電気的パスとゲ
ートを持つ第１及び第２のトランジスタであつ
てソース−ドレインの電気的なパスは上記供給
電圧と参照電位との間に直列して接続され、第
１のトランジスタのゲートは出力トランジスタ
のゲートに接続され、第２のトランジスタのゲ
ートは上記入力クロツクが高いレベルになつた
後でオフになるように接続される上記第１及び
第２のトランジスタと上記第１及び第２のトラ
ンジスタの上記ソース−ドレインパスの間のノ
ードを出力トランジスタの上記ゲートに接続す
る第18項の回路。

(20) 上記回路が第３のトランジスタを有し上記
回路において第２のトランジスタの上記ゲート
が第３のトランジスタのゲートに接続され、第
３のトランジスタのソース−ドレインの電気的
パスが上記出力ノードと参照電位との間に接続
される第19項の回路。

(21) 昇圧ノードと放電トランジスタのソース−
ドレインの電気的パスとの間に直列して接続さ
れる第２のトランジスタであつて上記供給電圧
に接続されるゲートを持つ第２のトランジスタ
を有する放電トランジスタのゲートからソース
−ドレインへの電気的パスに供給電圧より高い
電圧レベルを与えずに放電トランジスタによつ
て昇圧ノードを放電する回路。

【図面の簡単な説明】

第１図は従来技術に従つたクロツク発生回路の
電気的回路図、第２図は、第１図の回路の種々の
ノードに現われる電圧を時間に関連して示した電
圧を示すタイミング図、第３図は、本発明に従つ
たクロツク発生回路の電気的回路図、第４図は、
第３の回路の種々のノードに現われる電圧を時間
に関連して示した電圧を示すタイミング図、第５
図は、第３図の回路の他の実施例の回路図および
時間と電圧の関係を示すタイミング図、第６図は
本発明の他の実施例に従つたクロツク発生回路の
電気的回路図、第７図は、第６図の回路の種々の
ノードに対する電式を時間に関連して示すタイミ
ング図、第８図は本発明の他の実施例に従つた第
６図と同様の回路図である。 １０，１１……入力トランジスタ、１６……出
力トランジスタ、１７……プルダウントランジス
タ、２７，３２，４３……容量素子、３９……転
送トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 高レベルのクロツク電圧を発生するクロツク
   発生回路であつて、該クロツク発生回路は、 出力トランジスタと、入力トランジスタと、減
   結合トランジスタと、１対の放電トランジスタを
   含む放電回路とを有し、前記トランジスタの各々
   はソース−ドレインパスとゲートとを持ち、 前記入力トランジスタはそのソース−ドレイン
   パスが供給電圧と入力ノードとの間に接続され、
   そのゲートは入力クロツク電圧を受けるように接
   続されていて、 前記減結合トランジスタはそのソース−ドレイ
   ンパスが前記入力ノードと前記出力トランジスタ
   のゲートとの間に直列に接続されていて、 前記出力トランジスタはそのソース−ドレイン
   パスが前記供給電圧と出力ノードとの間に接続さ
   れていて、 前記クロツク発生回路は更に入力クロツク電圧
   の状態変化の後前記出力トランジスタのゲートを
   前記供給電圧より高いレベルの電圧にブートする
   手段を有し、前記ブート手段は前記減結合トラン
   ジスタを介して前記出力トランジスタに結合され
   ており、 前記出力トランジスタのゲートを該出力トラン
   ジスタのゲートがブートされた後に起こる放電ク
   ロツク電圧の状態に従つて放電するため、前記放
   電回路は前記出力トランジスタのゲートと基準電
   位との間に接続されていて、前記放電トランジス
   タの一方のゲートは前記放電クロツク電圧を受
   け、他方の放電トランジスタのゲートは前記供給
   電圧に接続されていることを特徴とするクロツク
   発生回路。