JPH03236283A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03236283A JPH03236283A JP2033076A JP3307690A JPH03236283A JP H03236283 A JPH03236283 A JP H03236283A JP 2033076 A JP2033076 A JP 2033076A JP 3307690 A JP3307690 A JP 3307690A JP H03236283 A JPH03236283 A JP H03236283A
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- JP
- Japan
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- channel
- grooves
- semiconductor
- type
- lattice
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、パワーＭＯ８などに使用されるＵＭＯＳ・
ＦＥＴに係わり、特にそのＵＭＯＳ・ＦＥＴの電力損失
の原因となるオン抵抗を低減させるＵＭＯＳ・ＦＥＴ等
の半導体装置に関する。
ＦＥＴに係わり、特にそのＵＭＯＳ・ＦＥＴの電力損失
の原因となるオン抵抗を低減させるＵＭＯＳ・ＦＥＴ等
の半導体装置に関する。
（従来の技術）
従来よりＵＭＯ３−ＦＥＴ等の半導体装置としては、例
えば第５図（ａ）に示すようなＮチャネル形のＵＭＯＳ
・ＦＥＴが使用されている。
えば第５図（ａ）に示すようなＮチャネル形のＵＭＯＳ
・ＦＥＴが使用されている。
図で示すように、このＵＭＯ５−ＦＥＴでは、Ｎ子基板
１上にＮ形ドレイン層２が形成され、その表面上にＰ形
チャネル層３が形成されている。
１上にＮ形ドレイン層２が形成され、その表面上にＰ形
チャネル層３が形成されている。
さらに、Ｐ形チャネル層３を貫通してＮ形ドレイン層２
に至るＵ字状の溝１１が形成され、その溝１１の内面側
には、ゲート酸化膜５．ゲート電極６が形成されている
。
に至るＵ字状の溝１１が形成され、その溝１１の内面側
には、ゲート酸化膜５．ゲート電極６が形成されている
。
上記Ｐ形チャネル層３の表面には、上記溝１１に一群が
接するようにｎ十形ソース領域４が形成され、その他の
部分はＰ形チャネル層３の電位をｎ十形ソース領域４と
等しくするためのコンタクト領域としてＰ形チャネル層
３が残されている。
接するようにｎ十形ソース領域４が形成され、その他の
部分はＰ形チャネル層３の電位をｎ十形ソース領域４と
等しくするためのコンタクト領域としてＰ形チャネル層
３が残されている。
また、上記ゲート電極６上にはゲート酸化膜５を介して
中間絶縁層７が設けられ、この中間絶縁層７及びＰ形チ
ャネル層３． ｎ十形ソース領域４等の素子表面には
、全面に亘ってソース電極８が形成されていて、上記ｎ
＋ソース領域４およびＰ形チャネル層３にコンタクトす
るように構成されている。
中間絶縁層７が設けられ、この中間絶縁層７及びＰ形チ
ャネル層３． ｎ十形ソース領域４等の素子表面には
、全面に亘ってソース電極８が形成されていて、上記ｎ
＋ソース領域４およびＰ形チャネル層３にコンタクトす
るように構成されている。
図中９は、ｎ子基板１裏面に形成されたドレイン電極で
ある。
ある。
さらに、この場合のＵＭＯＳ・ＦＥＴでは、溝１１の平
面配置は、互いに交差しない平行線状（以下、ストライ
プ配置と称する）であり、この様子を第５図（ｂ）に示
す。
面配置は、互いに交差しない平行線状（以下、ストライ
プ配置と称する）であり、この様子を第５図（ｂ）に示
す。
この図では、溝１１の幅Ｂ、それ以外のＰ形チャネル層
３およびｎ十形ソース領域４からなるチャネル・ソース
領域（以下チャネル部と称する）１０の横幅Ａとして示
されている。
３およびｎ十形ソース領域４からなるチャネル・ソース
領域（以下チャネル部と称する）１０の横幅Ａとして示
されている。
なお、電界効果トランジスタ（Ｆ Ｅ Ｔ）の単位面積
当たりのオン抵抗は、単位面積当たりに配設されたチャ
ネル部の長平方向の側線長を合計した総チャネル幅が広
くなるほど、それに反比例して低減する。
当たりのオン抵抗は、単位面積当たりに配設されたチャ
ネル部の長平方向の側線長を合計した総チャネル幅が広
くなるほど、それに反比例して低減する。
そこで、上記ＵＭＯＳ・ＦＥＴの場合には、総チャネル
幅は第５図（ｂ）の側線長を示す３つの溝１１の側線長
Ｃを合計した長さ６Ｃに等しいと考えられ、この総チャ
ネル幅を拡げるほどオン抵抗を低減させることができる
。
幅は第５図（ｂ）の側線長を示す３つの溝１１の側線長
Ｃを合計した長さ６Ｃに等しいと考えられ、この総チャ
ネル幅を拡げるほどオン抵抗を低減させることができる
。
したがって、従来技術にあっては、チャネル部１０の横
幅Ａをできるだけ狭くして表面パターンの微細化を図り
、側線長Ｃか数多くなるように構成し、総チャネル幅を
拡大することにより、すなわち、Ｐ形チャネル層３およ
びｎ十形ソース領域４等の素子の単位面積当りのチャネ
ル密度を増加することで導電率を向上させることで、オ
ン抵抗を低減させるようにしている。
幅Ａをできるだけ狭くして表面パターンの微細化を図り
、側線長Ｃか数多くなるように構成し、総チャネル幅を
拡大することにより、すなわち、Ｐ形チャネル層３およ
びｎ十形ソース領域４等の素子の単位面積当りのチャネ
ル密度を増加することで導電率を向上させることで、オ
ン抵抗を低減させるようにしている。
（発明が解決しようとする課題）
しかしながら、このような従来例に示すＵＭＯ３−ＦＥ
Ｔにあっては、」−述したようにＰ形チャネル層３およ
びｎ十形ソース領域４等からなる素子の表面パターンを
微細化してオン抵抗の低減化を図っているが、この場合
にＰ形チャネル層３およびｎ十形ソース領域４のそれぞ
れについてその機能を果たすため所定のチャネル部１０
を配設するための横幅Ａの確保がどうしても必要となり
、従ってオン抵抗の低減化にもおのずと限界が生じ、こ
れ以上のオン抵抗の低減化が図れないという問題点があ
った。
Ｔにあっては、」−述したようにＰ形チャネル層３およ
びｎ十形ソース領域４等からなる素子の表面パターンを
微細化してオン抵抗の低減化を図っているが、この場合
にＰ形チャネル層３およびｎ十形ソース領域４のそれぞ
れについてその機能を果たすため所定のチャネル部１０
を配設するための横幅Ａの確保がどうしても必要となり
、従ってオン抵抗の低減化にもおのずと限界が生じ、こ
れ以上のオン抵抗の低減化が図れないという問題点があ
った。
この発明は、」−記課題を解決するために成されたもの
で、その目的とするところは、Ｕ字状の溝の配置パター
ンを工夫してＰ形チャネル層やｎ十ソース領域等の素子
から構成されるチャネル部の設計ルール（製造が可能な
各部の最小寸法の設計基準）が同程度であっても、チャ
ネル密度を増加させることができ、これによりオン抵抗
の低減化を図ることができる半導体装置を提供するもの
である。
で、その目的とするところは、Ｕ字状の溝の配置パター
ンを工夫してＰ形チャネル層やｎ十ソース領域等の素子
から構成されるチャネル部の設計ルール（製造が可能な
各部の最小寸法の設計基準）が同程度であっても、チャ
ネル密度を増加させることができ、これによりオン抵抗
の低減化を図ることができる半導体装置を提供するもの
である。
（課題を解決するための手段）
上記目的を達成するため、この発明に係る半導体装置は
、第１導電形の半導体基板の一生面上に形成された第２
導電形の半導体層と、 上記主面より半導体層を貫通して」−２半導体基板に達
するように形成された溝と、 この溝の側面に形成されたゲート酸化膜と、上記半導体
層中の主面側に、上記溝と接して形成された第１導電形
の半導体領域より形成され、かつ、上記半導体基板をド
レイン、−上記半導体層をチャネル部、上記半導体領域
をソースとして動作するＵＭＯＳ・ＦＥＴ等の半導体装
置において、上記溝の平面配置は、互いに平行に配置さ
れた溝の一群と、その溝の方向と特定の角度で交差する
一つあるいは複数の溝部とにより網目状に配置され、か
つ、その網目状の溝内に上記チャネル部を配設したこと
を特徴とする。
、第１導電形の半導体基板の一生面上に形成された第２
導電形の半導体層と、 上記主面より半導体層を貫通して」−２半導体基板に達
するように形成された溝と、 この溝の側面に形成されたゲート酸化膜と、上記半導体
層中の主面側に、上記溝と接して形成された第１導電形
の半導体領域より形成され、かつ、上記半導体基板をド
レイン、−上記半導体層をチャネル部、上記半導体領域
をソースとして動作するＵＭＯＳ・ＦＥＴ等の半導体装
置において、上記溝の平面配置は、互いに平行に配置さ
れた溝の一群と、その溝の方向と特定の角度で交差する
一つあるいは複数の溝部とにより網目状に配置され、か
つ、その網目状の溝内に上記チャネル部を配設したこと
を特徴とする。
（作用）
以」−の構成よりなるこの発明装置によれば、溝の平面
配置は、互いに交差する幾つかの東行な溝群により網目
状に配置されているとともに、この網目状の溝内にチャ
ンネル部を配設することにより、チャンネル部の単位面
積当りに配設される設計ルールが固定度であってもチャ
ンネル密度を増加させることができ、これによりオン抵
抗の低減化が図れる。
配置は、互いに交差する幾つかの東行な溝群により網目
状に配置されているとともに、この網目状の溝内にチャ
ンネル部を配設することにより、チャンネル部の単位面
積当りに配設される設計ルールが固定度であってもチャ
ンネル密度を増加させることができ、これによりオン抵
抗の低減化が図れる。
（実施例）
以下、この発明にかかる半導体装置の一実施例を図面に
基いて説明するが、その内部構造は従来例と同一に構成
されているのでその詳細説明を省略し、異なる部分につ
いてのみ主に説明する。
基いて説明するが、その内部構造は従来例と同一に構成
されているのでその詳細説明を省略し、異なる部分につ
いてのみ主に説明する。
第１図はこの発明にかかる半導体装置の第１実施例を示
すもので、図に示すようにＵ字状の溝１２の平面配置は
、互いに特定の角度α＝９０°の角度で交差する平行の
溝１２．・・・・・・の群により網目状、この実施例で
は格子状に配置されており、その溝１２の群で画成され
て残される各チャンネル部１３は正方形を形成している
。図中Ｂは、溝１２の横幅を示している。
すもので、図に示すようにＵ字状の溝１２の平面配置は
、互いに特定の角度α＝９０°の角度で交差する平行の
溝１２．・・・・・・の群により網目状、この実施例で
は格子状に配置されており、その溝１２の群で画成され
て残される各チャンネル部１３は正方形を形成している
。図中Ｂは、溝１２の横幅を示している。
すなわち、各チャンネル部１３は、１辺を形成する銅線
長をＡとすると、チャンネル部１３の１個当りの総チヤ
ンネル幅は４Ａとなり、従来例（ストライプ配置の場合
には、２本の銅線長となり、その総チヤンネル幅は２Ａ
である）よりも総チヤンネル幅が拡大された構成となる
。
長をＡとすると、チャンネル部１３の１個当りの総チヤ
ンネル幅は４Ａとなり、従来例（ストライプ配置の場合
には、２本の銅線長となり、その総チヤンネル幅は２Ａ
である）よりも総チヤンネル幅が拡大された構成となる
。
また、この各チャンネル部１３は、従来と同様Ｐ形チャ
ネル層３とｎ十形ソース領域４を有する正方形セルを構
成している。
ネル層３とｎ十形ソース領域４を有する正方形セルを構
成している。
次に、このように構成した第１実施例の半導体装置と従
来例との比較を第４図のデータを基に説明する。
来例との比較を第４図のデータを基に説明する。
なお、第４図では、各チャンネル部１３の銅線長Ａを一
定にした時の各種パターンにおける単位面積当りの総チ
ヤンネル幅の合計を計算し、正方形セルとして機能させ
た場合の従来例との比較データを示したが、この場合、
溝１２０部分の面積が多けれはチャンネル密度が減少す
ることは明らかなので、グラフの横軸はＢ／Ａ比をとっ
ている。
定にした時の各種パターンにおける単位面積当りの総チ
ヤンネル幅の合計を計算し、正方形セルとして機能させ
た場合の従来例との比較データを示したが、この場合、
溝１２０部分の面積が多けれはチャンネル密度が減少す
ることは明らかなので、グラフの横軸はＢ／Ａ比をとっ
ている。
また、素子製造技術の現状を考慮すると、Ａ’ｖ６μｍ
、Ｂ〜２ｔｔｍ、Ｂ／Ａ＝０．３〜０．４程度が標準と
思われる。
、Ｂ〜２ｔｔｍ、Ｂ／Ａ＝０．３〜０．４程度が標準と
思われる。
さらに、図中■は従来例のストライプ配置の場合の特性
を示し、このＢ／Ａ：Ｏの場合の総チヤンネル幅の合計
を１．０として全体を規格化してあり、■は第１実施例
の正方形セルを直交配置した場合を示している。
を示し、このＢ／Ａ：Ｏの場合の総チヤンネル幅の合計
を１．０として全体を規格化してあり、■は第１実施例
の正方形セルを直交配置した場合を示している。
すなわち、図で示すように、Ｂ／Ａ＝０．３の時■従来
のストライプ配置に対して■上記実施例の正方形セルの
場合が約５５％チャンネル密度が高いことがわかる。
のストライプ配置に対して■上記実施例の正方形セルの
場合が約５５％チャンネル密度が高いことがわかる。
しかし、Ｂ／Ａ比の増大に伴いこの差は小さくなり、Ｂ
／Ａ＝１の時、両者の密度はほぼ等しくなる。
／Ａ＝１の時、両者の密度はほぼ等しくなる。
従って、第１実施例が有効なのは、Ｂ／Ａがおおよそ０
．８以下の場合である。
．８以下の場合である。
第２図は、網目状に配置した溝１５内に丸形チャンネル
部１４を六角配置した第２実施例を示したもので、この
丸形チャネル部１４は特定の角度α＝６０°となるよう
に配置されており、−個の丸形チャネル部１４のチャネ
ル幅はＡＸ３．１４となる。
部１４を六角配置した第２実施例を示したもので、この
丸形チャネル部１４は特定の角度α＝６０°となるよう
に配置されており、−個の丸形チャネル部１４のチャネ
ル幅はＡＸ３．１４となる。
第４図に示す■丸形セルの六角配置は、この実施例と従
来例（ストライプ配置）とを比較したもので、この実施
例でも明らかなように、■丸形セルの六角配置の場合が
、従来の■ストライプ配置よりもチャネル密度が高くな
っていることがわかる。
来例（ストライプ配置）とを比較したもので、この実施
例でも明らかなように、■丸形セルの六角配置の場合が
、従来の■ストライプ配置よりもチャネル密度が高くな
っていることがわかる。
この第２実施例の場合、チャンネル部１４を横方向に拡
散して形成する、いわゆるＤＭＯ８−ＦＦＴについて好
適である。
散して形成する、いわゆるＤＭＯ８−ＦＦＴについて好
適である。
すなわち、第一実施例の正方形チャンネル部１３の配置
では、チャンネル特性の不均一が生じやすいため、第２
図に示す丸形チャンネル部１４の方が優れている。
では、チャンネル特性の不均一が生じやすいため、第２
図に示す丸形チャンネル部１４の方が優れている。
しかし、ＵＭＯＳ・ＦＥＴの場合、従来例を説明した第
５図に示すとおり、チャンネル部１０は、素子表面に対
して縦方向に形成されているので、チャンネル部１０の
平面パターンに角があっても特に問題点はない。
５図に示すとおり、チャンネル部１０は、素子表面に対
して縦方向に形成されているので、チャンネル部１０の
平面パターンに角があっても特に問題点はない。
従って、第１実施例の方が第４図の特性からみてチャン
ネル密度が高くなり有効である。
ネル密度が高くなり有効である。
第３図は、この発明装置の第３実施例を示すもので、こ
の実施例では、溝１７を格子状に形成するとともに、こ
の格子状の溝１７．１７．・・・内にチャンネル部１６
を配置したもので１、この溝１７．１７．・・・の平面
配置は、互いに特定の角度α＝６０°の角度で交差する
ように構成されている。
の実施例では、溝１７を格子状に形成するとともに、こ
の格子状の溝１７．１７．・・・内にチャンネル部１６
を配置したもので１、この溝１７．１７．・・・の平面
配置は、互いに特定の角度α＝６０°の角度で交差する
ように構成されている。
また、その溝１７群によって区画された残りのチャネル
部は正三角形チャネル部１６に形成されている。
部は正三角形チャネル部１６に形成されている。
この場合にも、第４図で示すように、Ｂ／Ａ＜１．０６
の範囲において、■正三角形セルの六角配置が、従来の
■ストライプ配置よりもチャンネル密度が高いことがわ
かる。
の範囲において、■正三角形セルの六角配置が、従来の
■ストライプ配置よりもチャンネル密度が高いことがわ
かる。
ちなみに、Ｂ／Ａ＝０．３の時、チャンネル密度は■ス
トライプ配置の２．０７倍となり顕著な効果を有する。
トライプ配置の２．０７倍となり顕著な効果を有する。
すなわち、１−述したような同一の設計ルールでＵＭＯ
３−ＦＥＴを製造する場合にあっては、第４図に示すよ
うに各実施例の中で第３実施例の■三角セルの６角配置
が他の第１、第２の実施例よりも総チヤンネル幅を最も
拡大でき、最もチャンネル密度の高い構造であって、従
って最もオン抵抗を低減できる可能性を有していること
がわかる。
３−ＦＥＴを製造する場合にあっては、第４図に示すよ
うに各実施例の中で第３実施例の■三角セルの６角配置
が他の第１、第２の実施例よりも総チヤンネル幅を最も
拡大でき、最もチャンネル密度の高い構造であって、従
って最もオン抵抗を低減できる可能性を有していること
がわかる。
なお、第４図中■で示した丸形セルの直交配置の場合に
ついては、■正方形セルの直交配置と同等の配置例とな
るので、その実施例の説明を省略し、データのみが示さ
れている。
ついては、■正方形セルの直交配置と同等の配置例とな
るので、その実施例の説明を省略し、データのみが示さ
れている。
（発明の効果）
以」−説明してきた構成より明らかなように、この発明
装置よれば、溝の平面配置は、網目状に配置され、かつ
、網目状に配置した溝内にチャネル部を配設することに
より、チャンネル部の側線長を拡大させるように構成し
たため、従来のストライプ配置のＵＭＯ３−ＦＥＴとく
らべ、単位面積当りのチャンネル部のチャンネル密度を
増加させることかでき、これによりオン抵抗の低減化を
図ることができる。
装置よれば、溝の平面配置は、網目状に配置され、かつ
、網目状に配置した溝内にチャネル部を配設することに
より、チャンネル部の側線長を拡大させるように構成し
たため、従来のストライプ配置のＵＭＯ３−ＦＥＴとく
らべ、単位面積当りのチャンネル部のチャンネル密度を
増加させることかでき、これによりオン抵抗の低減化を
図ることができる。
第１図はこの発明装置に係る第１実施例のチャンネル部
の平面配置を示す説明図、第２図はこの発明装置に係る
第２実施例のチャンネル部の平面配置を示す説明図、第
３図はこの発明装置に係る第３実施例を示す説明図、第
４図は従来装置と上記各実施例装置のチャンネル密度の
データを示す比較データ図、第５図（ａ）は従来例のＵ
ＭＯＳ・ＦＥＴの内部構造を示す断面図、第５図（ｂ）
は従来におけるチャンネル部の平面配置を示す説明図で
ある。 Ａ・・・・・・側線長 α・・・・・・特定の角度 １２、１５．１７・・・・・・溝 １３・・・・・・正三角形チャンネル部１４・・・・・
・丸形チャンネル部
の平面配置を示す説明図、第２図はこの発明装置に係る
第２実施例のチャンネル部の平面配置を示す説明図、第
３図はこの発明装置に係る第３実施例を示す説明図、第
４図は従来装置と上記各実施例装置のチャンネル密度の
データを示す比較データ図、第５図（ａ）は従来例のＵ
ＭＯＳ・ＦＥＴの内部構造を示す断面図、第５図（ｂ）
は従来におけるチャンネル部の平面配置を示す説明図で
ある。 Ａ・・・・・・側線長 α・・・・・・特定の角度 １２、１５．１７・・・・・・溝 １３・・・・・・正三角形チャンネル部１４・・・・・
・丸形チャンネル部
Claims (1)
- （１）第１導電形の半導体基板の一主面上に形成された
第２導電形の半導体層と、 上記主面より半導体層を貫通して上記半導体基板に達す
るように形成された溝と、 この溝の側面に形成されたゲート酸化膜と、上記半導体
層中の主面側に、上記溝と接して形成された第１導電形
の半導体領域より形成され、かつ、上記半導体基板をド
レイン、上記半導体層をチャネル部、上記半導体領域を
ソースとして動作するＵＭＯＳ・ＦＥＴ等の半導体装置
において、上記溝の平面配置は、互いに平行に配置され
た溝の一群と、その溝の方向と特定の角度で交差する一
つあるいは複数の溝群とにより網目状に配置され、かつ
、その網目状の溝内に上記チャネル部を配設したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033076A JPH03236283A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033076A JPH03236283A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236283A true JPH03236283A (ja) | 1991-10-22 |
Family
ID=12376625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033076A Pending JPH03236283A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236283A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310384B1 (en) | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US8188542B2 (en) | 2007-02-05 | 2012-05-29 | Samsung Electronics Co., Ltd. | Field effect transistors including variable width channels and methods of forming the same |
-
1990
- 1990-02-14 JP JP2033076A patent/JPH03236283A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310384B1 (en) | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
| US6620704B2 (en) | 1993-07-02 | 2003-09-16 | Hitachi, Ltd. | Method of fabricating low stress semiconductor devices with thermal oxide isolation |
| US6949387B2 (en) | 1993-07-02 | 2005-09-27 | Hitachi, Ltd. | Method of designing a semiconductor device |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| US8188542B2 (en) | 2007-02-05 | 2012-05-29 | Samsung Electronics Co., Ltd. | Field effect transistors including variable width channels and methods of forming the same |
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