JPH0410473A - Ｍｉｓ型電界効果トランジスタを有する半導体装置 - Google Patents
Ｍｉｓ型電界効果トランジスタを有する半導体装置Info
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- JPH0410473A JPH0410473A JP28648990A JP28648990A JPH0410473A JP H0410473 A JPH0410473 A JP H0410473A JP 28648990 A JP28648990 A JP 28648990A JP 28648990 A JP28648990 A JP 28648990A JP H0410473 A JPH0410473 A JP H0410473A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＩＳ型電界効果トランジスタを有する半導
体装置に関し、特に、微細化されたＭＩＳ型電界効果ト
ランジスタの静電破壊を防止するための技術に関するも
のである。
体装置に関し、特に、微細化されたＭＩＳ型電界効果ト
ランジスタの静電破壊を防止するための技術に関するも
のである。
現在、Ｍ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ
Ｓｅｍ１ｃｏｎｄｕｃｔ。
Ｓｅｍ１ｃｏｎｄｕｃｔ。
ｒ）型電界効果トランジスタは、多くの半導体集積回路
に用いられているが、半導体装置の高集積化に伴ってＭ
ＩＳ型電界効果トランジスタの微細化が要求されており
、この微細化に対応するために様々な工夫がなされてい
る。
に用いられているが、半導体装置の高集積化に伴ってＭ
ＩＳ型電界効果トランジスタの微細化が要求されており
、この微細化に対応するために様々な工夫がなされてい
る。
第１４図には、従来のＭｉｓ型電界効果トランジスタの
平面図を示す。ここで、ｐ型のシリコン基板１上にゲー
ト絶縁膜（図示せず）を介してポリシリコンからなるゲ
ート電極２が形成され、このゲート電極２をマスクとし
て、セルファラインにより領域３にドナー不純物が拡散
され、ソース領域４及びドレイン領域５が形成されてい
る。このソース領域４の上部を覆う絶縁膜（図示せず）
の上には、ソース電極６が形成されており、ソース領域
４とソース電極６は、コンタクト孔４ａ。
平面図を示す。ここで、ｐ型のシリコン基板１上にゲー
ト絶縁膜（図示せず）を介してポリシリコンからなるゲ
ート電極２が形成され、このゲート電極２をマスクとし
て、セルファラインにより領域３にドナー不純物が拡散
され、ソース領域４及びドレイン領域５が形成されてい
る。このソース領域４の上部を覆う絶縁膜（図示せず）
の上には、ソース電極６が形成されており、ソース領域
４とソース電極６は、コンタクト孔４ａ。
４ｂ・・・を通して互いに導電接触している。また、ド
レイン領域５は、コンタクト孔５ａ、５ｂ・・・を通し
てドレイン電極７に導電接触しており、以上の構造によ
ってＭＩＳＦＥＴが形成される。なお、このＭＩＳＦＥ
Ｔの周囲には、コンタクト孔８ａ、８ｂ・・・を通して
ソース電極６に導電接触するｐ゛型のガードリング８が
形成されている。また、このＭＩＳＦＥＴにおいては、
素子の微細化を達成するためにコンタクト孔のサイズも
小さくなっており、これに伴うコンタクト抵抗の増加を
抑えるために、多数のコンタクト孔を等間隔に配列する
ようにしている。
レイン領域５は、コンタクト孔５ａ、５ｂ・・・を通し
てドレイン電極７に導電接触しており、以上の構造によ
ってＭＩＳＦＥＴが形成される。なお、このＭＩＳＦＥ
Ｔの周囲には、コンタクト孔８ａ、８ｂ・・・を通して
ソース電極６に導電接触するｐ゛型のガードリング８が
形成されている。また、このＭＩＳＦＥＴにおいては、
素子の微細化を達成するためにコンタクト孔のサイズも
小さくなっており、これに伴うコンタクト抵抗の増加を
抑えるために、多数のコンタクト孔を等間隔に配列する
ようにしている。
更に、従来、上記のＭＩＳＦＥＴのドレイン耐圧を向上
させるために、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ［１ｒａｉｎ ）構造、又はＧ Ｄ Ｄ （Ｇｒａ
ｄｅｄ Ｄｒａｉｎ ａｎｄ ５ｏｕｒｃｅ Ｄｉｆｆ
ｕｓｉｏｎ ）構造と呼ばれるものがあり、第１５図に
は、そのチャネル長方向の断面図を示し、第１６図には
、そのドレイン領域におけるチャネル幅方向の断面図を
示す。このＭＩＳＦＥＴでは、低濃度ドレイン領域５０
の内部に高濃度ドレイン領域５１が形成されており、ゲ
ート電極側には低濃度ドレイン領域５０が存在すること
がらこの部分の空乏層の伸びが大きくなり、ドレイン端
の電界が緩和されて、耐圧特性が向上する。
させるために、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ［１ｒａｉｎ ）構造、又はＧ Ｄ Ｄ （Ｇｒａ
ｄｅｄ Ｄｒａｉｎ ａｎｄ ５ｏｕｒｃｅ Ｄｉｆｆ
ｕｓｉｏｎ ）構造と呼ばれるものがあり、第１５図に
は、そのチャネル長方向の断面図を示し、第１６図には
、そのドレイン領域におけるチャネル幅方向の断面図を
示す。このＭＩＳＦＥＴでは、低濃度ドレイン領域５０
の内部に高濃度ドレイン領域５１が形成されており、ゲ
ート電極側には低濃度ドレイン領域５０が存在すること
がらこの部分の空乏層の伸びが大きくなり、ドレイン端
の電界が緩和されて、耐圧特性が向上する。
しかしながら、上記従来のＭｒＳ型電界効果トランジス
タには、以下の問題点がある。
タには、以下の問題点がある。
すなわち、素子全体の寸法の微細化に伴ってドレイン拡
散の深さ、ゲート酸化膜の厚さ及び実効チャネル幅の寸
法がそれぞれ縮小された形で形成されるので、静電気に
よって発生する電流密度が相対的に大きくなり、素子の
静電破壊耐量が低下する。特に、ドレイン領域５の拡散
深さが領域表面積の減少に伴って浅くなるので、ドレイ
ン領域５と基板１間に寄生する等価ダイオードの順方向
の静電破壊及びサージ破壊に対する耐量が低下する。す
なわち、ドレイン部の等価回路としては、第１０図に示
すように、ＭＩＳ型電界効果トランジスタのソースとド
レイン間に、ドレイン抵抗ＲＤ−ｉａ、ＲＤ−ｉｂ、Ｒ
，−ｉｃ、Ｒｔｌ−ｉｄ１ダイオードＤ−ｉａ、Ｄ−ｉ
ｂ、Ｄ−ｉｃ。
散の深さ、ゲート酸化膜の厚さ及び実効チャネル幅の寸
法がそれぞれ縮小された形で形成されるので、静電気に
よって発生する電流密度が相対的に大きくなり、素子の
静電破壊耐量が低下する。特に、ドレイン領域５の拡散
深さが領域表面積の減少に伴って浅くなるので、ドレイ
ン領域５と基板１間に寄生する等価ダイオードの順方向
の静電破壊及びサージ破壊に対する耐量が低下する。す
なわち、ドレイン部の等価回路としては、第１０図に示
すように、ＭＩＳ型電界効果トランジスタのソースとド
レイン間に、ドレイン抵抗ＲＤ−ｉａ、ＲＤ−ｉｂ、Ｒ
，−ｉｃ、Ｒｔｌ−ｉｄ１ダイオードＤ−ｉａ、Ｄ−ｉ
ｂ、Ｄ−ｉｃ。
Ｄ−ｉｄと、基板抵抗Ｒ５−１ａ、Ｒ５−１ｂ。
Ｒ，−ｉ ｃ、Ｒ，−ｉ ｄ （ｉ＝１〜Ｎ）とが直列
に接続された回路がドレイン領域表面上の±ＸＹ方向に
並列に配列されていると考えられるため、ドレイン領域
のチャネル幅方向の端部２１ （第１０図において、例
えば、ｉ ＝Ｎ）においてはその境界面の曲率が原因と
なって静電気に基づく電流が集中するために、ここから
静電破壊が発生し易くなるのであるが、上記のように、
素子の微細化に基づいてドレイン領域５の拡散深さが浅
くなるに従ってドレイン領域５の境界面の曲率が大きく
なり、この結果、その湾曲部における電流集中の度合い
が増すのである。
に接続された回路がドレイン領域表面上の±ＸＹ方向に
並列に配列されていると考えられるため、ドレイン領域
のチャネル幅方向の端部２１ （第１０図において、例
えば、ｉ ＝Ｎ）においてはその境界面の曲率が原因と
なって静電気に基づく電流が集中するために、ここから
静電破壊が発生し易くなるのであるが、上記のように、
素子の微細化に基づいてドレイン領域５の拡散深さが浅
くなるに従ってドレイン領域５の境界面の曲率が大きく
なり、この結果、その湾曲部における電流集中の度合い
が増すのである。
一方、素子の静電破壊耐量を高めるためには、ドレイン
拡散を深くし、面積を大きくするか、又は出力保護ダイ
オードを作り込む等の必要があるが、これらは全て素子
の占有面積を増加させることに繋がるので、半導体装置
の集積化の要請には反する結果となる。
拡散を深くし、面積を大きくするか、又は出力保護ダイ
オードを作り込む等の必要があるが、これらは全て素子
の占有面積を増加させることに繋がるので、半導体装置
の集積化の要請には反する結果となる。
また、上記高耐圧型のドレイン構造が採用される場合に
は、ゲート電極２側に低濃度ドレイン領域５０が高濃度
ドレイン領域５１よりも所定量だけ張り出して形成され
ていることとなる一方で、ドレイン領域５のチャネル幅
方向の低濃度ドレイン領域５０の端部は高濃度ドレイン
領域５１の端部に比較的接近して形成されており、しか
も、この端部には、高濃度のガードリング８が対向して
いることもあって、そのドレイン領域５のチャネル幅方
向の端部には通常構造のドレイン領域５よりも静電気に
基づく電流が集中し易く、このため素子の静電破壊耐量
が更に低下するという問題点もあった。
は、ゲート電極２側に低濃度ドレイン領域５０が高濃度
ドレイン領域５１よりも所定量だけ張り出して形成され
ていることとなる一方で、ドレイン領域５のチャネル幅
方向の低濃度ドレイン領域５０の端部は高濃度ドレイン
領域５１の端部に比較的接近して形成されており、しか
も、この端部には、高濃度のガードリング８が対向して
いることもあって、そのドレイン領域５のチャネル幅方
向の端部には通常構造のドレイン領域５よりも静電気に
基づく電流が集中し易く、このため素子の静電破壊耐量
が更に低下するという問題点もあった。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、ＭＩＳ型電界効果トランジスタのドレイン部
における平面構造の寸法比のみを変えることにより、静
電気に基づく電流の集中を回避し、素子の占有面積を増
加させることな（、素子の静電破壊耐量を高めることに
ある。
の課題は、ＭＩＳ型電界効果トランジスタのドレイン部
における平面構造の寸法比のみを変えることにより、静
電気に基づく電流の集中を回避し、素子の占有面積を増
加させることな（、素子の静電破壊耐量を高めることに
ある。
上記問題点を解決するために、ゲート電極下に形成され
たチャネル領域の両側の半導体層表面側にソース領域及
びドレイン領域が形成されたＭＩＳ型電界効果トランジ
スタを有する半導体装置において、本発明が講じた第１
の手段は、ドレイン領域において、ドレイン電極との間
に形成された電極接触面とドレイン領域の端部とのチャ
ネル幅方向の間隔を、少なくともチャネル領域側におけ
る電極接触面とドレイン領域の端部とのチャネル長方向
の間隔よりも大きくするものである。ここで、上記チャ
ネル幅方向の間隔は、チャネル長方向の間隔の２倍以上
とすることが望ましい。
たチャネル領域の両側の半導体層表面側にソース領域及
びドレイン領域が形成されたＭＩＳ型電界効果トランジ
スタを有する半導体装置において、本発明が講じた第１
の手段は、ドレイン領域において、ドレイン電極との間
に形成された電極接触面とドレイン領域の端部とのチャ
ネル幅方向の間隔を、少なくともチャネル領域側におけ
る電極接触面とドレイン領域の端部とのチャネル長方向
の間隔よりも大きくするものである。ここで、上記チャ
ネル幅方向の間隔は、チャネル長方向の間隔の２倍以上
とすることが望ましい。
また、第２の手段としては、ドレイン領域が低濃度ドレ
イン領域及び高濃度ドレイン領域を備えており、高濃度
ドレイン領域の少なくとも表面側が低濃度ドレイン領域
内に形成されている高耐圧型の構造を有する場合におい
て、低濃度ドレイン領域の端部と高濃度ドレイン領域の
端部とのチャネル幅方向の間隔を、少なくともチャネル
領域側における低濃度ドレイン領域の端部と高濃度ドレ
イン領域の端部とのチャネル長方向の間隔よりも大きく
するものである。ここに、チャネル幅方向の間隔はチャ
ネル長方向の間隔の６倍以上とすることが望ましく、更
に、低濃度ドレイン領域の表面キャリア濃度は１０ ”
ａｔｏｍｓ −ｃｍ−２以下とすることが特に効果的
である。
イン領域及び高濃度ドレイン領域を備えており、高濃度
ドレイン領域の少なくとも表面側が低濃度ドレイン領域
内に形成されている高耐圧型の構造を有する場合におい
て、低濃度ドレイン領域の端部と高濃度ドレイン領域の
端部とのチャネル幅方向の間隔を、少なくともチャネル
領域側における低濃度ドレイン領域の端部と高濃度ドレ
イン領域の端部とのチャネル長方向の間隔よりも大きく
するものである。ここに、チャネル幅方向の間隔はチャ
ネル長方向の間隔の６倍以上とすることが望ましく、更
に、低濃度ドレイン領域の表面キャリア濃度は１０ ”
ａｔｏｍｓ −ｃｍ−２以下とすることが特に効果的
である。
先ず、第１の手段によれば、電極接触部から延出するチ
ャネル幅方向の長さをチャネル長方向の長さよりも長く
してドレイン領域を形成するために、チャネル幅方向の
端部におけるドレイン抵抗がチャネル長方向のドレイン
抵抗よりも大きくなる。したがって、静電気等を原因と
して発生する電流がドレイン接合に発生した場合、従来
、チャネル幅方向の端部（特に、その接合面の湾曲部）
に集中していた電流は、ドレイン領域周囲の端部全体に
均一に流れるようになる。この結果、局所的な電流密度
の増大を抑制することができ、電流による発熱、低抵抗
化、電流集中、発熱の正帰還メカニズムによる溶融等の
発生を回避することができるので、素子の静電破壊耐量
を向上させることができる。しかも、この静電破壊耐量
の向上はドレイン領域の電極接触面の位置を調整するだ
けでドレイン領域の占有面積を増加させずに達成するこ
とができる。
ャネル幅方向の長さをチャネル長方向の長さよりも長く
してドレイン領域を形成するために、チャネル幅方向の
端部におけるドレイン抵抗がチャネル長方向のドレイン
抵抗よりも大きくなる。したがって、静電気等を原因と
して発生する電流がドレイン接合に発生した場合、従来
、チャネル幅方向の端部（特に、その接合面の湾曲部）
に集中していた電流は、ドレイン領域周囲の端部全体に
均一に流れるようになる。この結果、局所的な電流密度
の増大を抑制することができ、電流による発熱、低抵抗
化、電流集中、発熱の正帰還メカニズムによる溶融等の
発生を回避することができるので、素子の静電破壊耐量
を向上させることができる。しかも、この静電破壊耐量
の向上はドレイン領域の電極接触面の位置を調整するだ
けでドレイン領域の占有面積を増加させずに達成するこ
とができる。
次に、第２の手段によれば、チャネル領域側の低濃度ド
レイン領域の端部と高濃度ドレイン領域の端部とのチャ
ネル長方向の間隔が高耐圧化の要請によって所定の寸法
に設定される一方で、両端部のチャネル幅方向の間隔を
チャネル長方向の間隔よりも大会くすることとしたので
、従来、チャネル幅方向において小さい値を有していた
ドレイン領域内の内部抵抗は、逆に、チャネル幅方向に
おいてチャネル長方向よりも大きな値をもつこととなる
。したがって、ドレイン領域のチャネル幅方向の端部に
おける静電破壊を防止することができるので、素子全体
として静電破壊耐量を高めることができる。この場合、
チャネル幅方向の間隔をチャネル長方向の間隔の６倍以
上とする場合には、その静電破壊耐量の向上が顕著であ
り、また低濃度ドレイン領域の表面キャリア濃度を１０
１３ａｔｏＩＩ＋ｓ −ｃｍ−”以下とする場合には
、素子の高耐圧化を図りながら、更に顕著な静電破壊耐
量の向上を期することができる。
レイン領域の端部と高濃度ドレイン領域の端部とのチャ
ネル長方向の間隔が高耐圧化の要請によって所定の寸法
に設定される一方で、両端部のチャネル幅方向の間隔を
チャネル長方向の間隔よりも大会くすることとしたので
、従来、チャネル幅方向において小さい値を有していた
ドレイン領域内の内部抵抗は、逆に、チャネル幅方向に
おいてチャネル長方向よりも大きな値をもつこととなる
。したがって、ドレイン領域のチャネル幅方向の端部に
おける静電破壊を防止することができるので、素子全体
として静電破壊耐量を高めることができる。この場合、
チャネル幅方向の間隔をチャネル長方向の間隔の６倍以
上とする場合には、その静電破壊耐量の向上が顕著であ
り、また低濃度ドレイン領域の表面キャリア濃度を１０
１３ａｔｏＩＩ＋ｓ −ｃｍ−”以下とする場合には
、素子の高耐圧化を図りながら、更に顕著な静電破壊耐
量の向上を期することができる。
次に、図面を参照して、本発明の詳細な説明する。
（第１実施例）
第１図には、半導体装置内に形成されたＭＩＳＦＥＴの
第１実施例の平面図を、第２図及び第３図には、第１図
のａ−ｂ線及びｃ−ｄ綿に沿って切断した状態を示す切
断矢視図を示す。このＭＩＳＦＥＴにおいては、表面濃
度２Ｘ１０１６ｃｍＩのｐ型シリコン基板１上に厚さ２
５０人のゲート絶縁膜（図示せず）を介して厚さ５００
０人のポリシリコンからなるゲート電極２が形成され、
この上から、周囲が膜厚１μｍのフィールド酸化膜１０
で包囲された領域３に、例えば、ゲート電極２をマスク
としたセルファラインでＡｓ等のイオンを注入して、深
さ０．２μｍ、表面濃度１０２０ｃｍ−２のソース領域
４及びドレイン領域５が形成されている。更にこれらの
上に絶縁膜（図示せず）が全面に形成され、この絶縁膜
のソース領域４及びドレイン領域５上に形成された開口
部上に、ソース電極６及びドレイン電極７がＡ！の蒸着
等により形成されている。
第１実施例の平面図を、第２図及び第３図には、第１図
のａ−ｂ線及びｃ−ｄ綿に沿って切断した状態を示す切
断矢視図を示す。このＭＩＳＦＥＴにおいては、表面濃
度２Ｘ１０１６ｃｍＩのｐ型シリコン基板１上に厚さ２
５０人のゲート絶縁膜（図示せず）を介して厚さ５００
０人のポリシリコンからなるゲート電極２が形成され、
この上から、周囲が膜厚１μｍのフィールド酸化膜１０
で包囲された領域３に、例えば、ゲート電極２をマスク
としたセルファラインでＡｓ等のイオンを注入して、深
さ０．２μｍ、表面濃度１０２０ｃｍ−２のソース領域
４及びドレイン領域５が形成されている。更にこれらの
上に絶縁膜（図示せず）が全面に形成され、この絶縁膜
のソース領域４及びドレイン領域５上に形成された開口
部上に、ソース電極６及びドレイン電極７がＡ！の蒸着
等により形成されている。
なお、これらの周囲には、コンタクト孔８ａ。
８ｂ、８ｃ・・・を通してソース電極６に導電接触した
深さ０．３ｄｍ、表面濃度１０ ”ｃｍ−２のＰ゛型の
ガードリング８がシリコン基板Ｉの表面側に形成されて
いる。
深さ０．３ｄｍ、表面濃度１０ ”ｃｍ−２のＰ゛型の
ガードリング８がシリコン基板Ｉの表面側に形成されて
いる。
ここで、ドレイン領域５とドレイン電極７との接触面の
チャネル側の端辺と、ドレイン領域５のチャネル側の端
辺との間の間隔はα、チャネル幅方向のそれらの端辺の
間隔はβ、となるように形成されている。この場合、ド
レイン領域５のコンタクト孔５ａ、５ｂ、５ｃ、５ｄは
、それぞれ、β／α−０，５〜２．０の範囲内で配置を
変えてＭｒＳＦＥＴを作成したが、本実施例では、素子
の占有面積を増加させることなく、簡単にβ／αの比を
変えるために、αを２μｍで一定とし、βを１〜４μｍ
となるように設定した。
チャネル側の端辺と、ドレイン領域５のチャネル側の端
辺との間の間隔はα、チャネル幅方向のそれらの端辺の
間隔はβ、となるように形成されている。この場合、ド
レイン領域５のコンタクト孔５ａ、５ｂ、５ｃ、５ｄは
、それぞれ、β／α−０，５〜２．０の範囲内で配置を
変えてＭｒＳＦＥＴを作成したが、本実施例では、素子
の占有面積を増加させることなく、簡単にβ／αの比を
変えるために、αを２μｍで一定とし、βを１〜４μｍ
となるように設定した。
このような平面配置を有するＭＯＳＦＥＴの静電破壊耐
量の前記β／αの比に対する依存性を第１１図に示す。
量の前記β／αの比に対する依存性を第１１図に示す。
ここで、通常、β／αの値を２゜０程度にすると、β／
αの値が１である場合に較べて２倍近い静電破壊耐量に
、また、β／αの値が０．５の場合に対しては５倍以上
の静電破壊耐量となる。この静電破壊耐量の向上は、Ｍ
ＯＳＦＥＴのドレイン領域５の深さや面積を増加させる
ことなく、コンタクト孔５ａ、５ｂ、５ｃ、５ｄの配置
等を変えることのみによっても実現することができる。
αの値が１である場合に較べて２倍近い静電破壊耐量に
、また、β／αの値が０．５の場合に対しては５倍以上
の静電破壊耐量となる。この静電破壊耐量の向上は、Ｍ
ＯＳＦＥＴのドレイン領域５の深さや面積を増加させる
ことなく、コンタクト孔５ａ、５ｂ、５ｃ、５ｄの配置
等を変えることのみによっても実現することができる。
この実施例では、特に、ドレイン領域５のチャネル幅方
向の端辺がソース電位の付与されたガードリング８に対
向しているので、その端辺部分の電流集中を防止するこ
とによって上記の顕著な効果が得られているものと考え
られる。
向の端辺がソース電位の付与されたガードリング８に対
向しているので、その端辺部分の電流集中を防止するこ
とによって上記の顕著な効果が得られているものと考え
られる。
β／αの値は、上記実施例のＭＯ３ＦＥＴ以外にも、様
々な平面パターンを有するＭＯＳＦＥＴにも通用するこ
とができる。
々な平面パターンを有するＭＯＳＦＥＴにも通用するこ
とができる。
（第２実施例）
次に、本発明による第２実施例を説明する。第４図には
第２実施例の平面図を示し、第６図乃至第８図は第４図
のａ−ｂ線に沿って切断した状態を示す工程断面図、第
９図は第４図のｃ−ｄ線に沿って切断した状態を示す断
面図である。この実施例において第１実施例と同一部分
には同一符号を付し、その説明は省略する。
第２実施例の平面図を示し、第６図乃至第８図は第４図
のａ−ｂ線に沿って切断した状態を示す工程断面図、第
９図は第４図のｃ−ｄ線に沿って切断した状態を示す断
面図である。この実施例において第１実施例と同一部分
には同一符号を付し、その説明は省略する。
第２実施例では、ドレイン領域５が低濃度ドレイン領域
５０と高濃度ドレイン領域５１から構成されている。こ
のドレイン領域５の形成方法としては、第６図に示すよ
うに、ゲート電極２をマスクとして、２ Ｘ １０１３
ａｔｏｍｓ −ｃｍ−”のドーズ量でＰ（リン）をイ
オン注入し、熱処理工程を経て、深さ１．０μｍ、表面
濃度２ Ｘ １０ ”ｃｍ−”の低濃度ドレイン領域５
０を低濃度ソース領域４０とともに形成し、その後、第
７図に示すように、この低濃度ドレイン領域５０上のゲ
ート電極２側にレジスト１２を形成した状態で、電極と
のオーミック接触を得るに充分な高キャリア濃度となる
ようにＡｓ（砒素）をイオン注入して、高濃度ドレイン
領域５１を高濃度ソース領域４１とともに形成する。こ
の後、熱処理をし、最後に、第８図に示すように、高濃
度ドレイン領域５１と高濃度ソース領域４１上に電極６
．７を形成する。
５０と高濃度ドレイン領域５１から構成されている。こ
のドレイン領域５の形成方法としては、第６図に示すよ
うに、ゲート電極２をマスクとして、２ Ｘ １０１３
ａｔｏｍｓ −ｃｍ−”のドーズ量でＰ（リン）をイ
オン注入し、熱処理工程を経て、深さ１．０μｍ、表面
濃度２ Ｘ １０ ”ｃｍ−”の低濃度ドレイン領域５
０を低濃度ソース領域４０とともに形成し、その後、第
７図に示すように、この低濃度ドレイン領域５０上のゲ
ート電極２側にレジスト１２を形成した状態で、電極と
のオーミック接触を得るに充分な高キャリア濃度となる
ようにＡｓ（砒素）をイオン注入して、高濃度ドレイン
領域５１を高濃度ソース領域４１とともに形成する。こ
の後、熱処理をし、最後に、第８図に示すように、高濃
度ドレイン領域５１と高濃度ソース領域４１上に電極６
．７を形成する。
このドレイン領域５においては、第８図に示す低濃度ド
レイン領域５０のチャネル長方向のオフセット量αに対
して、第９図に示すチャネル幅方向のオフセット量βが
大きくなるように形成されており、この構造は、第５図
に示すレジストパターン１０を介して高濃度ドレイン領
域５１を形成することによって得られるものである。こ
の実施例では、α＝２μｍで一定とし、βを２〜１６μ
ｍの範囲で変えた複数の高耐圧ＭＩＳＦＥＴを作成した
。二〇ＭＩＳＦＥＴの静電破壊耐量のβ／αに対する依
存性を第１２図に示す。ここで、β／αの値が６となる
付近で、急激に静電破壊耐量が増大しており、β／αの
値が１．０である場合に較べて１０倍以上の静電破壊耐
量が得られる。
レイン領域５０のチャネル長方向のオフセット量αに対
して、第９図に示すチャネル幅方向のオフセット量βが
大きくなるように形成されており、この構造は、第５図
に示すレジストパターン１０を介して高濃度ドレイン領
域５１を形成することによって得られるものである。こ
の実施例では、α＝２μｍで一定とし、βを２〜１６μ
ｍの範囲で変えた複数の高耐圧ＭＩＳＦＥＴを作成した
。二〇ＭＩＳＦＥＴの静電破壊耐量のβ／αに対する依
存性を第１２図に示す。ここで、β／αの値が６となる
付近で、急激に静電破壊耐量が増大しており、β／αの
値が１．０である場合に較べて１０倍以上の静電破壊耐
量が得られる。
この静電破壊耐量の顕著な増大は、ＭＩＳＦＥＴのドレ
イン領域５の深さや素子の占有面積を増大することな（
、βとαの比のみを変えることによって達成でき、しか
も、高濃度ドレイン領域５１の形成時におけるパターン
寸法のみの変更で実現できるところにその実用的な価値
を見出すことができる。
イン領域５の深さや素子の占有面積を増大することな（
、βとαの比のみを変えることによって達成でき、しか
も、高濃度ドレイン領域５１の形成時におけるパターン
寸法のみの変更で実現できるところにその実用的な価値
を見出すことができる。
更に、α＝２μｍ１β＝６μｍとした場合における低濃
度ドレイン領域５０の表面濃度に対する静電破壊耐量の
依存性を第１３図に示す。この図に示すように、低濃度
ドレイン領域５０の表面濃度が５ Ｘ １０ ”ａｔｏ
ｍｓ −ｃｍ−”以下になると、静電破壊耐量が急激
に低下する。ところが、低濃度ドレイン領域５０のキャ
リア濃度は素子の耐圧を決定付ける要因のうち最も重要
なものであり、高耐圧化を達成するためには、低濃度ド
レイン領域のキャリア濃度はある程度低くする必要があ
る。したがって、本実施例によれば、従来の極めて静電
破壊耐量が低い高耐圧化素子において、上記の顕著な効
果をもたらすものであり、素子の高耐圧化と静電破壊耐
圧量の向上との双方を同時に達成することができる。
度ドレイン領域５０の表面濃度に対する静電破壊耐量の
依存性を第１３図に示す。この図に示すように、低濃度
ドレイン領域５０の表面濃度が５ Ｘ １０ ”ａｔｏ
ｍｓ −ｃｍ−”以下になると、静電破壊耐量が急激
に低下する。ところが、低濃度ドレイン領域５０のキャ
リア濃度は素子の耐圧を決定付ける要因のうち最も重要
なものであり、高耐圧化を達成するためには、低濃度ド
レイン領域のキャリア濃度はある程度低くする必要があ
る。したがって、本実施例によれば、従来の極めて静電
破壊耐量が低い高耐圧化素子において、上記の顕著な効
果をもたらすものであり、素子の高耐圧化と静電破壊耐
圧量の向上との双方を同時に達成することができる。
以上説明したように、本発明は、ドレイン領域の端部と
電極接触面、又は低濃度ドレイン領域の端部と高濃度ド
レイン領域の端部との関係において、そのチャネル幅方
向の間隔とチャネル長方向の間隔との比のみを変えるこ
とにより、素子面積の増加を来すことなく、ＭＩＳＦＥ
Ｔの静電破壊耐量を高めることができる。
電極接触面、又は低濃度ドレイン領域の端部と高濃度ド
レイン領域の端部との関係において、そのチャネル幅方
向の間隔とチャネル長方向の間隔との比のみを変えるこ
とにより、素子面積の増加を来すことなく、ＭＩＳＦＥ
Ｔの静電破壊耐量を高めることができる。
また、高耐圧型のＭＩＳＦＥＴにおいては、素子の高耐
圧化を図るために低濃度ドレイン領域の不純物濃度を低
減した場合には、その静電破壊耐量の向上は極めて顕著
である。
圧化を図るために低濃度ドレイン領域の不純物濃度を低
減した場合には、その静電破壊耐量の向上は極めて顕著
である。
第１図は本発明による第１実施例のＭＩＳＦＥＴの構造
を示す平面図である。 第２図は第１図のａ−ｂ線に沿って切断した状態を示す
切断矢視図である。 第３図は第１図のｃ−ｄ線に沿って切断した状態を示す
切断矢視図である。 第４図は本発明による第２実施例のＭＩＳＦＥＴの構造
を示す平面図である。 第５図は同第２実施例の高濃度ドレイン領域形成時にお
けるレジストパターンを示す平面図である。 第６図乃至第８図は第４図のａ−ｂ線に沿って切断した
部分の工程断面図である。 第９図は第４図のｃ−ｄ線に沿って切断した状態を示す
切断矢視図である。 第１０図は従来のＭＩＳＦＥＴにおけるドレイン部の等
価回路図である。 第１１図は第１実施例の静電破壊耐量とβ／αの値との
関係を示すグラフ図である。 第１２図は第２実施例の静電破壊耐量とβ／αの値との
関係を示すグラフ図である。 第１３図は第２実施例の静電破壊耐量と低濃度ドレイン
領域の表面濃度との関係を示すグラフ図である。 第１４図は従来のＭＩＳＦＥＴの構成を示す平面図であ
る。 第１５図及び第１６図は従来の高耐圧型ＭＩＳＦＥＴの
構造を示す縦断面図である。 〔符号の説明〕 １・・・シリコン基板 ２・・・ゲート電極 ３・・・拡散領域 ４・・・ソース領域 ４ａ、４ｂ、４ｃ、４ｄ・ ｓ７タクト孔５・・・ドレ
イン領域 ５ａ、５ｂ、５ｃ ６・・・ソース電極 ７・・・ドレイン電極 ８・・・ガードリング ８ ａ、８ ｂ、８ ｃ、８ ｄ・ ’：１７９’）５
０・・・低濃度ドレイン領域 ５１・・・高濃度ドレイン領域。 ５ｄ・・・コンタク ト孔 ト孔
を示す平面図である。 第２図は第１図のａ−ｂ線に沿って切断した状態を示す
切断矢視図である。 第３図は第１図のｃ−ｄ線に沿って切断した状態を示す
切断矢視図である。 第４図は本発明による第２実施例のＭＩＳＦＥＴの構造
を示す平面図である。 第５図は同第２実施例の高濃度ドレイン領域形成時にお
けるレジストパターンを示す平面図である。 第６図乃至第８図は第４図のａ−ｂ線に沿って切断した
部分の工程断面図である。 第９図は第４図のｃ−ｄ線に沿って切断した状態を示す
切断矢視図である。 第１０図は従来のＭＩＳＦＥＴにおけるドレイン部の等
価回路図である。 第１１図は第１実施例の静電破壊耐量とβ／αの値との
関係を示すグラフ図である。 第１２図は第２実施例の静電破壊耐量とβ／αの値との
関係を示すグラフ図である。 第１３図は第２実施例の静電破壊耐量と低濃度ドレイン
領域の表面濃度との関係を示すグラフ図である。 第１４図は従来のＭＩＳＦＥＴの構成を示す平面図であ
る。 第１５図及び第１６図は従来の高耐圧型ＭＩＳＦＥＴの
構造を示す縦断面図である。 〔符号の説明〕 １・・・シリコン基板 ２・・・ゲート電極 ３・・・拡散領域 ４・・・ソース領域 ４ａ、４ｂ、４ｃ、４ｄ・ ｓ７タクト孔５・・・ドレ
イン領域 ５ａ、５ｂ、５ｃ ６・・・ソース電極 ７・・・ドレイン電極 ８・・・ガードリング ８ ａ、８ ｂ、８ ｃ、８ ｄ・ ’：１７９’）５
０・・・低濃度ドレイン領域 ５１・・・高濃度ドレイン領域。 ５ｄ・・・コンタク ト孔 ト孔
Claims (5)
- （１）ゲート電極下に形成されたチャネル領域の両側の
半導体層表面側にソース領域及びドレイン領域が形成さ
れたＭＩＳ型電界効果トランジスタを有する半導体装置
において、前記ドレイン領域は、ドレイン電極との間に
電極接触面を有しており、該電極接触面と前記ドレイン
領域の端部とのチャネル幅方向の間隔は、少なくとも前
記チャネル領域側における前記電極接触面と前記ドレイ
ン領域の端部とのチャネル長方向の間隔よりも大きいこ
とを特徴とするＭＩＳ型電界効果トランジスタを有する
半導体装置。 - （２）請求項第１項に記載のＭＩＳ型電界効果トランジ
スタを有する半導体装置において、前記チャネル幅方向
の間隔は、前記チャネル長方向の間隔の２倍以上である
ことを特徴とするＭＩＳ型電界効果トランジスタを有す
る半導体装置。 - （３）ゲート電極下に形成されたチャネル領域の両側の
半導体層表面側にソース領域及びドレイン領域が形成さ
れ、該ドレイン領域が低濃度ドレイン領域及び高濃度ド
レイン領域を備えているＭＩＳ型電界効果トランジスタ
を有する半導体装置において、 前記高濃度ドレイン領域の少なくとも表面側は前記低濃
度ドレイン領域内に形成されており、前記低濃度ドレイ
ン領域の端部と前記高濃度ドレイン領域の端部とのチャ
ネル幅方向の間隔は、少なくとも前記チャネル領域側に
おける前記低濃度ドレイン領域の端部と高濃度ドレイン
領域の端部とのチャネル長方向の間隔よりも大きいこと
を特徴とするＭＩＳ型電界効果トランジスタを有する半
導体装置。 - （４）請求項第３項に記載のＭＩＳ型電界効果トランジ
スタを有する半導体装置において、前記チャネル幅方向
の間隔は、前記チャネル長方向の間隔の６倍以上である
ことを特徴とするＭＩＳ型電界効果トランジスタを有す
る半導体装置。 - （５）請求項第３項又は第４項に記載のＭＩＳ型電界効
果トランジスタを有する半導体装置において、前記低濃
度ドレイン領域の表面キャリア濃度は、１０＾１＾３ａ
ｔｏｍｓ・ｃｍ＾−＾２以下であることを特徴とするＭ
ＩＳ型電界効果トランジスタを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28648990A JP2926962B2 (ja) | 1990-04-26 | 1990-10-24 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-113026 | 1990-04-26 | ||
| JP11302690 | 1990-04-26 | ||
| JP28648990A JP2926962B2 (ja) | 1990-04-26 | 1990-10-24 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410473A true JPH0410473A (ja) | 1992-01-14 |
| JP2926962B2 JP2926962B2 (ja) | 1999-07-28 |
Family
ID=26452047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28648990A Expired - Lifetime JP2926962B2 (ja) | 1990-04-26 | 1990-10-24 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926962B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057579A (en) * | 1999-05-07 | 2000-05-02 | United Microelectronics Corp. | Transistor structure of ESD protection device |
| JP2000349165A (ja) * | 1999-03-25 | 2000-12-15 | Seiko Instruments Inc | 半導体集積回路装置と半導体集積回路装置の製造方法 |
| US6359313B1 (en) * | 1998-05-18 | 2002-03-19 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection transistor for a semiconductor chip |
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| JP2004079800A (ja) * | 2002-08-19 | 2004-03-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2010114453A (ja) * | 2009-12-22 | 2010-05-20 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-10-24 JP JP28648990A patent/JP2926962B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359313B1 (en) * | 1998-05-18 | 2002-03-19 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection transistor for a semiconductor chip |
| JP2000349165A (ja) * | 1999-03-25 | 2000-12-15 | Seiko Instruments Inc | 半導体集積回路装置と半導体集積回路装置の製造方法 |
| US6057579A (en) * | 1999-05-07 | 2000-05-02 | United Microelectronics Corp. | Transistor structure of ESD protection device |
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| JP2004079800A (ja) * | 2002-08-19 | 2004-03-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US8193608B2 (en) | 2007-03-01 | 2012-06-05 | Panasonic Corporation | Semiconductor device |
| JP2010114453A (ja) * | 2009-12-22 | 2010-05-20 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2926962B2 (ja) | 1999-07-28 |
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