JPH03236625A - 駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＥＬ表示装置等の容量性負荷の高電圧駆動を行
なうに好適な駆動回路に関する。

〔従来の技術〕

ＥＬパネル、圧電素子等容量性負荷は一般に高電圧駆動
となりその駆動回路には高耐圧が要求される。また容量
性負荷の駆動回路は一般に負荷を充電する為のソース側
スイッチと一旦充電された負荷を放電する為のシンク側
スイッチとを具備する必要がある。

ＥＬパネル等の容量性マトリクス負荷の駆動回路は多数
の出力チャンネルを集積化することが要望されるが、集
積化に際しては駆動回路の消費電力低減が重要な課題で
ある。消費電力低減及び負荷電流駆動能力向上をはかり
特開昭６０−２０８１１９号記載の様にサイリスタを用
いた駆動回路例もある。

これを第２図に示す。

第２図において、第１の電源端子１０１にアノードを、
出力端子１０３にカソードをそれぞれ接続したサイリス
タ２０と、サイリスタ２０のカソードゲートにカソード
を、カソードにアノードをそれぞれ接続したダイオード
２１と、コレクタをサイリスタ２０のアノードゲートに
、エミッタを抵抗２４を介して第２の電源端子１０２に
それぞれ接続したＮＰＮトランジスタ２３と、コレクタ
をサイリスタ２０のカソードゲートに、エミッタ第２の
電源端子１０２にそれぞれ接続したＮＰＮトランジスタ
２２とが設けられ出力部を構成している。ＮＰＮトラン
ジスタ２２．２３のベースは。

ロジック回路１０６からの信号に応じ上述の出力部の駆
動を行なうバッファ回路１０５内のＰＭＯＳトランジス
タ５２．５３のドレインにそれぞれ接続しており、また
ＰＭＯＳトランジスタ５２．５３のソースは低圧電源端
子１０７に接続している。

ロジック回路１０６は入力端子１０８の入力信号に応じ
バッファ回路１０５の制御を行なうものであり、出力部
を多数チャンネル集積化した場合などはシフトレジスタ
及びラッチ回路等で構成される。出力端子１０３に接続
した容量性負荷１０の駆動につき以下説明する。

いま第１の電源端子１０１は正の高電圧Ｖｕｐに、第２
の電源端子１０２はＧＮＤにバイアスされているものと
する。容量性負荷１０を正の高電圧ＶＨＰに充電する場
合は、ＮＰＮトランジスタ２２をオフ状態としサイリス
タ２０をオンすれば良い。

サイリスタ２０のオン駆動はバッファ回路１０５内にＰ
ＭＯＳトランジスタ５３をオンとしＮＰＮトランジスタ
２３をオンすることによりサイリスタ２０のアノードゲ
ートよりゲート駆動電流を引き抜いて行なう。このゲー
ト駆動電流は高電圧ＶＨＰにバイアスされた第１の電源
端子１０１よりもたらされる。

次に高電圧ＶＨｐに充電された容量性負荷１０を放電す
る場合はサイリスタ２０はオフ状態としＮＰＮトランジ
スタ２２をオンすれば良い。ＮＰＮトランジスタ２２は
バッファ回路１０５内ＰＭＯＳトランジスタ５２にオン
とし低圧電源端子１０７よりベース電流を供給すること
によりオンする。第２図の回路では容量性負荷１０の放
電々流はダイオード２１を介してＮＰＮトランジスタ２
２に流れる為、サイリスタ２０のカソードゲート・カソ
ード間が逆バイアスされまたサイリスタ２０のカソード
ゲートはＮＰＮトランジスタ２２によりＧＮＤ側にバイ
アスされる為サイリスタ２０の誤動作を防止することが
できる。

第２図の駆動回路をＥＬパネル走査側電極の駆動に適用
した場合につき以下説明する。

ＥＬパネルは順次選択的に高電圧が印加される走査側電
極と、これに同期して発光・非発光データに応じて比較
的低い電圧が印加されるデータ側電極とが互いに交差し
て設けられ、両電極間にＥＬ層が形成されたものである
。走査側電極とデータ側電極とに挾まれた部分が１つの
画素となっており等価的に容量性負荷である。その発光
開始電圧は特開昭６０−９７３９４号にも記載の様に２
００（Ｖ）程度と高電圧である。またＥＬパネルは分極
効果を有する為交流駆動が行なわれる。すなわちＥＬ画
素を一旦ある電圧極性で充電９発光した後この放電を行
なってもＥＬ画素内部に先に印加した電圧極性を打ち消
す方向に分極が発生し、再度同極性の電圧印加により充
電１発光させた場合発光輝度が低下することになる。そ
こで−旦発光させたＥＬ画素を再度発光する場合は、前
回と逆極性の電圧印加とする必要がある。この様なＥＬ
パネルの駆動方法を述べた例としては、シャープ技法、
１９８７年第３８号ｒＴＦ−ＥＬデイスプレィの双方向
性Ｐｕ５ｈ　−Ｐｕ１ｌ対称駆動方式」等の文献がある
。

第２図の駆動回路を多数チャンネル集積化し、上記ＥＬ
パネルの走査側電極の駆動に適用した例を第３図に示す
。

第３図において、第１の電源端子１０１及び第２の電源
端子１０２を共通端子として第２図におけるサイリスタ
２０及びＮＰＮ　トランジスタ２２゜２３等が各チャン
ネル毎に設けられている。各チャンネルにおける出力端
子１１，１２．・・・は各々１本の走査側電極に相当す
る。またＣ１．Ｃ２等はデータ側電極に相当し、それら
両電極間に接続する容量性負荷１１１，１１２等は各々
１画素に相当する。以降容量性負荷１１１，１１２等を
画素１１１，１１２等と記すことにする。

走査側電極の駆動回路は前記文献例にも記載の様に、デ
ータ側電極に対し正・負両極性の高電圧を印加する為そ
の電源ラインすなわち第３図における各電源端子１０１
，１０２，１０７等はフローティングとし制御信号はホ
トカプラ等を用いて入力される。また低圧電源端子１０
７は常に第２の電源端子１０２を基準として５（ｖ）程
度の電位が保たれる。

まず走査側電極１１に正の高電圧ＶＩＰを印加して画素
の充電１発光を行なう場合につき述べる。

いま第１の電源端子１０１が正の高電圧ＶＨＰに、第２
の電源端子１０２がＯ（Ｖ）にバイアスされ、またデー
タ側電極Ｃ１がＯ（Ｖ）に、Ｃ２が電圧ＶＤにバイアス
されているものとする。なおＥＬ画素の発光開始電圧を
Ｖｔとすれば、ＶＨＰ＞ＶＴで且つＶｏｐ−Ｖｏ＜Ｖｒ
の関係にあるものとする。

この状態でサイリスタ２０１のみをオンとすることによ
り走査側電極１１に正の高電圧Ｖｏｐが送出される。こ
のとき画素１１１の両端電圧はＶ）ＩＰとなり発光開始
電圧Ｖｔを超え画素１１１は発光する。一方、画素１１
２の両端電圧はＶＨＰ−Ｖｏとなる為、発光開始電圧Ｖ
Ｔに達せず画素１１２は発光しない。この様にデータ側
電極に印加される比較的低い電圧Ｖｏにより選択走査側
電極（上記の場合走査側電極１１）上の画素の発光・非
発光を決めることができる。

上記正の高電圧ＶＨＰによる画素の充電２発光（或いは
非発光）を行なった後は１次の駆動タイミングに備え画
素の放電を行なう。走査側電極１１上の画素の放電はＮ
ＰＮトランジスタ２２１をオンすれば良い。以上で走査
側電極１１の駆動が終了し、次の走査側電極１２が選択
、ｌａ動される。この様にして全走査側電極が選択、駆
動し終えると再び最初の走査側電極１１の選択に戻るが
。

ＥＬ画素の分極効果の為、今回は前回とは逆極性の電圧
印加とする必要がある。そこで今度は第２の電源端子１
０２を負の高電圧ＶＨＮに、第１の電源端子１０１をＯ
（Ｖ）にバイアスし、ＮＰＮトランジスタ２２１のみを
オンとし走査側電極１１に負の高電圧ＶＨＮを送出する
。ここでＶＨＮはＩ　ＶＨＮ　Ｉ　＜Ｖｔ　テ且ツｌ　
ＶＨＮ　ｌ　＋　Ｖｏ＞　ＶＴ（７）関係にあるものと
する。

いまデータ側電極Ｃ１が０（Ｖ）、Ｃ２が電圧ＶＤにバ
イアスされていたとすると、画素１１１はその両端電圧
がＩＶＨＮＩであるから発光開始電圧Ｖｔに達せず発光
しない、一方画素１１２はその両端電圧がＩ　ＶＨＮ　
Ｉ　＋Ｖｏとなるから発光開始電圧■Ｔを超え発光する
。

この負の高電圧Ｖｌ（Ｎによる画素の充電２発光（或い
は非発光）後は、サイリスタ２０１をオンし走査側電極
１１上の画素を放電し次の走査側電極１２の選択に移行
する。

前記文献例においては、１走査電極毎に印加電圧の極性
を反転する駆動法となっているが、いずれにしてもｌ走
査電極についてみた場合毎回電圧極性を反転して選択、
駆動されることになる。この為電源端子１０１，１０２
は外部スイッチング素子により印加電圧が切換えられる
。

〔発明が解決しようとする課題〕

上記従来回路では、サイリスタ２０のオン駆動電流すな
わちゲート廃動電流はＮＰＮトランジスタ２３を介して
第１の電源端子１０１から第２の電源端子１０２へ流れ
るが、第１の電源端子１０１は第２の電源端子１０２に
対して高電位に有る為、ゲート駆動電流による消費電力
が大きくなるという問題がある。これについては特願昭
６３−１５８２９号記載のように、ロジック回路１０６
内にワンショット回路を設け、ＰＭＯＳトランジスタ５
３及びＮＰＮトランジスタ２３をパルス動作させること
によりサイリスタ２０のゲート翻動電流を実効的に低減
し、消費電力の低減をはかることも可能である。しかし
ながら、この場合にはロジック回路の複雑化ひいてはチ
ップ面積の増大化という欠点を招くことになる。またこ
のパルス駆動の場合、−旦サイリスタ２０がオンした後
ゲート電流が無くなる為サイリスタ２０を流れる電流す
なわち画素充電々流等がサイリスタ２０の保持電流以下
になるとサイリスタ２０がオフし、画素の充電々圧が低
下するという問題もある。また第３図の如く多数チャン
ネル集積化した場合、従来回路構成では電源端子１０１
，１０２間には高電位差が生じる為、出力端子間が外部
で短絡されると隣接チャンネル間で第１の電源端子１０
１〜ソース側スイツチング素子（例えばサイリスタ２０
１）〜シンク側スイッチング素子（例えばＮＰＮトラン
ジスタ２２２）〜第２の電源端子１０２の経路で短絡電
流が流れることがある。すなわち例えば走査側電極１１
を選択して正の高電圧Ｖｏｐを印加し、他の走査側電極
１２．・・・はＯＶとし、これによってＮＰＮトランジ
スタ２２２．・・・等をオンする様な場合である。上記
短絡電流を制限し集積回路の破壊を防止するにはソース
側或いはシンク側スイッチング素子に電流制限機能を持
たせねばならない。

第２図、第３図の例ではシンク側にＮＰＮトランジスタ
を用いこの機能をはたしている。

以上の如〈従来回路では負荷電流駆動能力に制限を与え
ねばならない場合が有る。これはパネルの大型化に伴い
ますます電流駆動能力を必要とされるＥＬ表示装置等へ
の適用の上で問題である。

本発明の目的は、上述の問題を解決した容量性負荷の駆
動に適した駆動回路を提供するもので、具体的には消費
電力を低減し、また１チャンネル当りの高耐圧素子数を
低減して多数チャンネルの集積化、モノリシックＩＣ化
を有利とし、またサイリスタの保持電流の影響を無くす
ことのできる駆動回路を得ることにある。

〔課題を解決するための手段〕

本発明の目的は、ソース側スイッチング素子とシンク側
スイッチング素子とを双方向性のスイッチング素子で置
換することにより達成できる。

上記目的は、具体的には第１．第２の主端子及びゲート
端子を有しゲート端子と第２の主端子との間にゲート電
流を通流することにより第１の主端子から第２の主端子
へまたは第２の主端子から第１の主端子へいずれの方向
へも負荷電流を通流することができゲート電流が無い時
は第１の主端子と第２の主端子間が不導通状態となる双
方向性出力スイッチング素子と、第２の主端子を基準と
して常に所定の電位に保たれる低圧電源端子と、低圧電
源端子と第２の主端子間に接続するゲート電流供給回路
及びこれを制御する論理回路と、を設は第１または第２
の主端子のいずれか一方に負荷を接続し、他方には正負
の高電圧或いは接地電位を電源切換え用スイッチング素
子を介して切換え接続することにより達成される。なお
この時低圧電源端子と第２の主端子間に接続される低圧
電源は前記論理回路が動作するに十分な所定の電圧出力
を有し且つフローティング電源であるものとする。

〔作用〕

いま第１の主端子に接続した容量性負荷を正の高電圧に
充電する場合は、ゲート電流をゲート端子と第２の主端
子間で通流し双方向性スイッチング素子をオン状態とし
て、第２の主端子と正の高電圧電源との間に接続する電
源切換え用スイッチング素子をオンすることにより、第
２の主端子から第１の主端子へ向かって負荷の充電々流
が流れ容量性負荷を充電することができる。この時のゲ
ート電流はフローティング低圧電源よりもたらされる為
その消費電力は小さくてすむ、その為負荷の充電期間中
ゲート電流を流し続けても消費電力上の問題は無く、よ
って従来のサイリスタスイッチが有していた保持電流の
問題も回避できる。

次いで正の高電圧に充電された容量性負荷を放電する場
合は、同様にゲート電流を通流して双方向性スイッチン
グ素子をオン状態として、今度は第２の主端子と接地電
位との間に接続する電源切換え用スイッチング素子をオ
ンすることにより、第１の主端子から第２の主端子へ向
かって負荷の放電々流が流れ容量性負荷を放電すること
ができる。以上の如く容量性負荷の充放電動作が可能で
ある。なお負の高電圧への充電及びこの放電動作も上記
に準じて行なうことができる。

多数チャンネルの集積化においては、電源切換え用スイ
ッチング素子を共通素子として双方向性スイッチング素
子及びそのゲート電源供給回路等をチャンネル数分だけ
設ければ良い。この場合電源切換え用スイッチング素子
が接続する第２の主端子（上記例の場合）は共通端子と
なり、チャンネル毎に任意の電圧出力を得ることはでき
ないが線順次に選択駆動されるＥＬパネル走査側電極の
駆動等には適する。この場合チャンネル当りの高耐圧素
子数を双方向性スイッチング素子１個とすることができ
る為、モノリシックＩＣ化におけるチップ寸法の低減が
期待できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図において、Ｐ形エミッタ層ＰＥＩＩ　ｎ形ベース
層ｎＢ＋　Ｐ形ベース層Ｐｅ１ｔ　ｎ形エミッタ層ｎＥ
！、の４Ｍ半導体構造のラテラル形サイリスタ５ＣＲ１
と、サイリスタ５ＣＲＩとそのｎ形ベース層ｎＢを共通
としてｐ形エミッタ層ｐＦＪ、ｎ形ベース層ｎＢ、ｐ形
ベース層ｐＢ２．ｎ形エミッタ層ｎＥ２の４層半導体構
造から成るラテラル形サイリスタ５ＣＲ２とが逆並列接
続して双方向性の出力スイッチング素子４を形成してい
る。出力スイッチング素子４の具体的構造については後
述する。

サイリスタ５ＣＲＩのｎ形エミッタ層ｎＥ１とサイリス
タ５ＣＲ２のｐ形エミッタ層ｐＥ２の結線側が出力スイ
ッチング素子４の第１の主端子ｌ、サイリスタ５ＣＲＩ
のｐ形エミッタ層ｐＥ１とサイリスタ５ＣＲ２のｎ形エ
ミッタ層ｎＥ２の結線側がその第２の主端子２、サイリ
スタ５ＣＲ２のｐ形ベース層ＰＢ２がそのゲート端子３
．にそれぞれ相当している。またサイリスタ５ＣＲＩ、
５ＣＲ２のｐ形ベース層ｐＢ１．　ｐａｌとｎ形エミッ
タ層ｆｌＥ１゜ｎＥｌとの間に各接合と並列に誤動作防
止用の抵抗ＲＧに１ｔ　ＲＧＫ２がそれぞれ接続されて
いる。ゲート端子３はバッファ回路５内のＰＭＯ８）−
ランジスタ５１のドレインに接続され、ＰＭＯＳトラン
ジスタ５１のソースは低圧電源端子７に接続されている
。また入力端子８とバッファ回路５との間に入力端子８
の入力信号に応じてバッファ回路５及び出力スイッチン
グ素子４を制御する為の論理回路６が設けられている。

低圧電源端子７と出力スイッチング素子４の第２の主端
子２との間に接続された低圧電源９は、トランス等によ
り接地電位からＭ縁されたいわゆるブローティング電源
で、低圧電源端子７を出力スイッチング素子４の第２の
主端子２に対して常に５ｔ程度の高電位に保持し、これ
によって電源端子７と出力スイッチング素子４の第２の
主端子２との間に設けられた論理回路６及びバッファ回
路５の動作を確実にしている。出力スイッチング素子４
の第１の主端子１には容量性負荷１０が接続されている
。また第２の主端子２は外部スイッチング素子Ｓ１を介
して正の高圧電源Ｖ）ＩＰに、外部スイッチング素子Ｓ
ｚを介して接地電位に、外部スイッチング素子Ｓ３を介
して負の高圧電源Ｖ）ＩＮに接続されている。

双方向性の出力スイッチング素子４の具体的構造の一例
を第４図に示す。第４図は出力スイッチング素子４を誘
電体分離基板の単結晶島に形成したときの平面パターン
及びその一部所面を示したものである。誘電体分離基板
は、多結晶シリコン領域ｐ上にシリコン酸化膜ｄによっ
て絶縁分離されたｎ形シリコン単結晶島領域ｎｕが一つ
の素子領域となっており、これらが同一領域ｐ上に多数
側設けられ各素子領域に形成された各種の素子を配線接
続して集積回路が形成される。第４図においてｎ形シリ
コン単結晶島領域ｎＢに選択的に不純物を拡散してＰ形
領域ｐ　Ｅｌ　、　ｐ　８１及びｐＥｌ。

ｐｅｔを形成し、さらにｐ形領域ｐＢ１＊　ＰＢ”内に
ｎ形領域ｎ　Ｅｌ　＊　ｎ　Ｅ２がそれぞれ形成され、
これによって、ＰＥＲ−ｎＢ　−ｐａｌ　−ｎＥｌでサ
イリスタＳＣＲ１が、Ｐ８−ｎＢ　−ＰＢ４　　ｎＥｌ
でサイリスタＳＣＲ２が構成されている。ｐＥｌとｎε
ｚ、　ｐＥｌとｎＥｌを各々配線接続することにより双
方向性の出力スイッチング素子４が形成される。

双方向性出力スイッチング素子４のオン駆動はゲート端
子３と第２の主端子２との間にゲート電流を通流して行
なう。第１図の実施例においては、バッファ回路５内の
ＰＭＯＳトランジスタ５１をオンすることにより、低圧
電源９−ＰＭＯＳトランジスタ５１−ｐ形ベース層ＰＢ
２（ゲート端子３）−ｎ形エミッタ層ｎＥｚ（第２の主
端子）−低圧電源９の閉ループでゲート電流を通流する
ことができる。ｐ形ベース層ｐＢ２とｎ形エミッタ層ｎ
Ｅ２のｐｎ接合トここれを順バイアスする方向のゲート
電流が流れると、ｎ形エミッタ層ｎＥ２からｎ形ベース
層ｎＢに伝導電子の注入が起こる。ｎ形ベース層ｎＢは
第４図にも示される通りサイリスタＳＣＲ１とサイリス
タ５ＣＲ２とに共通となっている為、この伝導電子の注
入はサイリスタ５ＣＲＩ及びサイリスタ５ＣＲ２両方の
ターンオンのトリガとなり得る。よって第１の主端子ｌ
と第２の主端子２との電位関係に応じてサイリスタ５Ｃ
ＲＩ若しくはサイリスタ５ＣＲ２のいずれかがオンする
ことになる。まず第１の主端子１が第２の主端子２より
も高電位にある場合はサイリスタ５ＣＲ２側が順バイア
スとなる。この場合ゲート端子３へのゲート電流供給に
よるサイリスタ５ＣＲ２のターンオンは、通常のサイリ
スタのカソードゲート駆動によるターンオンであり特に
異論は無いであろう。

一方上記とは逆の場合、すなわち第２の主端子２が第（
の主端子１よりも高電位になる場合はサイリスタ５ＣＲ
Ｉ側が順バイアス状態となる。この場合のオン動作につ
いては第５図に示す素子構造及び実験回路にて検証を行
なった。第５図において、第４図と同様シリコン酸化膜
ｄによって絶縁分離されたｎ形シリコン単結晶島領域ｎ
Ｂ内に選択的に不純物を拡散してｐ形領域ＰＥ１＋　ｐ
ａ１１ｐＢ２を形成し、さらにｐ形領域Ｐ　Ｂｌ　ｐ　
Ｐ　Ｂ２内にｎ形領域ｎＥ１．　ｎＥ２をそれぞれ形成
している。ｐＥｌｌＢ　　ＰＢＸ−ｎＥｌを第４図にお
けるサイリスタ５ＣＲＩ、またｐＢＺ　　ｎＥ２が第４
図におけるサイリスタ５ＣＲ２のｐ形ベース領域ｐＢ２
、ｎ形エミッタ領域ｎＥ！、にそれぞれ相当するものと
みなしｐａｌｍ−ｎＥ２接合に順方向のゲート電流を通
流する為の電流源■ＧをＰＲ１＊　ｎＥｌ間に接続し、
またサイリスタ５ＣＲＩに相当するｐＥ１〜ｎＥ１間を
順バイアスする電圧ｇＶｏをｐＢＺ、　ｎＥｌ間に接続
している。またサイリスタ５ＣＲ１部の誤動作を防止す
る為抵抗Ｒａに１をｐＢｌ、　ｎ２１間に接続している
。

以上の構成により第４図または第１図において第２の主
端子２が第１の主端子１よりも高電位状態でゲート端子
３にゲート電流が供給された場合のサイリスタ５ＣＲＩ
側のオン動作を確認できる。

その結果を第６図に示す。第６図は第５図におけるＰＥ
１〜ｎ２１間（すなわちサイリスタ５ＣＲＩのアノード
・カソード間）電圧Ｖｏとその順電流Ｉｏの関係を示す
特性図で、横軸が電圧Ｖｏ　、縦軸が電流Ｉｏである。

第６図において、特性Ｌｓは第５図における電流源Ｉａ
が接続された状態（すなわちゲート電流オン）の特性で
あり、ＰＥＲ〜ｎ２１間のサイリスタ５ＣＲＩがオンし
ている状態が示されている。一方特性Ｌ２は電流源Ｉａ
を接続しなかった状態（すなわちゲート電流オフ）の特
性でありｐＥ１〜ｎε１間のサイリスタ５ＣＲＩはオフ
している。以上により第４図または第１図に示された双
方向性出力スイッチング素子４がゲート端子３へのゲー
ト電流通流により第１の主端子１から第２の主端子２へ
或いは第２の主端子２から第１の主端子１へのいずれの
方向でも負荷電流の通流が可能であることがわかる。

次に第１図を用いて、容量性負荷１０の駆動につき説明
する。

まず容量性負荷１０を正の高電圧に充電する場合は、バ
ッファ回路５内のＰＭＯＳトランジスタ５１をオンとし
て、低圧電源９よりゲート端子３にゲート電流を供給し
て出力スイッチング素子４をオン駆動する。次いで第２
の主端子２に接続する外部スイッチング素子Ｓ１のみを
オンすることにより第２の主端子２を正の高電圧ＶＨＰ
にバイアスする。これによって第２の主端子２が第１の
主端子１に対し高電位となるから、出力スイッチング素
子４内のサイリスタ５ＣＲＩ側が順バイアスとなりター
ンオンする。このターンオン動作については前述した通
りである。出力スイッチング素子４内のサイリスタ５Ｃ
ＲＩのオンにより第２の主端子２から第１の主端子１へ
向かつて容量性負荷の充電々流が流れ、容量性負荷１０
は正の高電圧ＶＨＰに充電される。

次に正の高電圧Ｖｏｐに充電された容量性負荷１０を放
電する場合は、上記と同様ゲート端子３にゲート電流を
供給しておいて、外部スイッチング素子Ｓｌをオフにし
、次に外部スイッチング素子Ｓ２のみをオンとして第２
の主端子２を接地電位にバイアスする。これによって、
第１の主端子１が第２の主端子２に対して高電位となる
から、出力スイッチング素子４内のサイリスタ５ＣＲ２
側が順バイアスとなりターンオンする。この結果、第１
の主端子１から第２の主端子２へ向かって容量性負荷１
０の放電々流が流れ、容量性負荷１０は接地電位に放電
される。

次に容量性負荷１０を負の高電圧ＶＨＮに充電する場合
は、上記同様ゲート端子３にゲート電流を供給しておき
、外部スイッチング素子Ｓ３のみをオンとして第２の主
端子２を負の高電圧ＶＨＮにバイアスする。この場合前
記正の高電圧Ｖｏｐに充電された容量性負荷１０の放電
時と同様に出力スイッチング素子４内のサイリスタ５Ｃ
Ｒ２側が順バイアスとなってオンし、第１の主端子１か
ら第２の主端子２へ向かって容量性負荷１０の充電電流
が流れ、容量性負荷１０は負の高電圧ＶｕＮに充電され
る。

さらに負の高電圧ＶＨＮに充電された容量性負荷１０を
放電する場合は、やはりゲート端子３にゲート電流を供
給しておき、外部スイッチング素子Ｓ３をオフ、外部ス
イッチング素子Ｓ２のみをオンすることにより第２の主
端子２を接地電位にバイアスする。この場合前記正の高
電圧ＶＨＰに充電する場合と同様に出力スイッチング素
子４内のサイリスタ５ＣＲＩ側が順バイアスとなってオ
ンし第２の主端子２から第１の主端子１へ向かつて容量
性負荷１０の放電々流が流れ、容量性負荷１０は接地電
位に放電される。

以上の如く本実施例によれば容量性負荷１０を正負いず
れの極性でも充放電駆動を行なうことができる。また本
実施例によれば、出力スイッチング素子４のゲート電流
は低圧電源９より供給されるので、その消費電力を小さ
くすることができる。

例えば、ゲート電流１ｍＡ、低圧電源９の出力電圧を５
Ｖとすると、その消費電力は５ｍＷである。

これに対し第２図の如き従来例ではサイリスタ２０のゲ
ート駆動電流は電源端子１０１からＮＰＮトランジスタ
２３を介して電源端子１０２へ流れるが、容量性負荷１
０を正の高電圧Ｖ）ＩＰに充電しようとするとき電源端
子１０１と電源端子１０２間には正の高電圧Ｖｏｐが印
加されることになる為、ゲート電流を１ｍＡ、正の高電
圧ＶＨＰを２５０Ｖとするとその消費電力は２５０ｍＷ
となり、第１図の実施例に比べ極めて大きくなる。また
本実施例によれば、出力スイッチング素子４を第４図の
如く半導体チップ上の一つの素子領域内に形成できる。

言い換えれば第２図の従来例では互いに絶縁分離された
高耐圧素子がサイリスタ２０．ＮＰＮトランジスタ２３
及び２２、の３個必要であったのに対し、これを出力ス
イッチング素子４のみの１個とすることができたわけで
あり、このことは比較的広い分離領域を必要とする高耐
圧素子の集積化、モノリシックＩＣ化の上で極めて有利
となる。また本実施例によれば出力スイッチング素子４
がオンすると、等価的にサイリスタ動作となる為、容量
性負荷１０の充放電いずれの場合も大きな負荷電流能動
能力を有する。さらに前記の如くゲート電流による消費
電力が小さくて済む為、負荷の輛動期間中ゲート電流を
通流し続けても集積化の障害とはならず、よって従来例
で述べた様なゲート電流をワンショットパルス化するこ
とによるサイリスタの保持電流の問題も無い。なお本実
施例においては、第１の主端子１に容量性負荷１０、第
２の主端子２に外部スイッチング素子Ｓｔ　、Ｓｚ　、
Ｓｓを介して負荷駆動用電源Ｖ　ｏ　ｐ　ｗＶＨＮ等を
それぞれ接続したが、この逆の接続すなわち第２の主端
子２へ容量性負荷１０を、第１の主端子ｌへ外部スイッ
チング素子Ｓｌ　、　Ｓｓ　。

Ｓ３を介して負荷駆動用電源Ｖ　ｕｐ　Ｗ　Ｖ　ＨＮ等
をそれぞれ接続しても出力スイッチング素子４のオン駆
動には何ら問題無く、よって容量性負荷１０の駆動は同
様に可能である。また出力スイッチング素子４のオン駆
動についても本実施例ではｐ形ベース層ｐＢ２−ｎ形エ
ミッタ層ｎｉ１間にゲート電流を通流したが、これをｐ
形エミッタ層ｐＥ１（若しくはｐ　Ｃ２）とｎ形ベース
層ｎＢ間に通流してもオン駆動は可能である。この場合
ｐ形エミッタ層ｐＥ１（若しくはｐｅｔ）より共通ｎ形
ベース層ｎ８を介して伝導正孔がｐ形ベース層ｐＢ１ま
たはｐＨ１１へ注入され、サイリスタ５ＣＲＩまたは５
ＣＲ２をターンオンさせる。いずれのサイリスタがオン
するかは第１図の実施例の場合同様、第１の主端子１と
第２の主端子２との電位関係によって決まる。

次に第１図の実施例を多数チャンネル集積化しＥＬパネ
ル走査線の駆動に適用した例を第７図に示す。

第７図において１．第１図における双方向性の出力スイ
ッチング素子４に相当する出力スイッチング素子４１，
４２．・・・等が各々スイッチング素子の第２の主端子
２１，２２．・・・を共通端子２′として設けられ、そ
の第１の主端子１１，１２．・・・はＥＬパネルの走査
側電極ＳＣＩ、ＳＣ２，・・・にそれぞれ接続されてい
る。各出力スイッチング素子４１，４２．・・・等のゲ
ート端子３１，３２．・・・等はバッファ回路５′に接
続している。バッファ回路５′内には第１図のＰＭＯ８
ｈランジスタ５１の如きゲート電流制御手段が各ゲート
端子毎に設けられている。さらにバッファ回路５′を入
力端子８′の入力信号に応じて制御する為の論理回路６
′が設けられ、またバッファ回路５′、論理回路６′等
を動作させる為のフローティング低圧電源が接続される
低圧電源端子７′が設けられている。フローティング低
圧電源は、第１図の如く低圧電源端子７′と共通端子２
′との間に接続されることになるがこの記載は省略した
。また共通端子２′は第１図の如く外部スイッチング素
子Ｓｒ　、Ｓｔ　、Ｓｓ等を介して正負の高電圧Ｖ　ｏ
　ｐ　ｅＶＨＮ及び接地電位に切換えバイアスされるこ
とになるが、これらバッファ手段についても記載を省略
している。ＥＬパネル走査側電極ＳＣＩ、ＳＣ２゜・・
・等と、これに直交して併設されたデータ側電極Ｃｓ　
、　Ｃ２、・・・等との交点にＥＬ画素１１１゜１１２
、・・・、１２１，１２２．・・・等が形成されており
、従来例で述べた通り１選択走査電極上の画素がデータ
電極の発光データ（出力電圧）に応じて発光・非発光を
行なう、走査電極は線順次に選択され選択走査電極には
正または負の高電圧が交互に印加され交流能動が行なわ
れる。これも従来例で述べた通りである。

第７図において、まず走査側電極ＳＣ１に正の高電圧Ｖ
ｏｐを選択的に送出して走査側電極ＳＣ１上の画素１１
１，１１２．・・・等の発光・非発光を行なうには、走
査側電極ＳＣ１にその第１の主端子１１を接続した出力
スイッチング素子４１のゲート端子３１にのみゲート電
流を通流して出力スイッチング素子４１のみをオンとし
、共通端子２′を正の高電圧Ｖｏｐにバイアスすれば良
い、出力スイッチング素子４１は、第１図におけるスイ
ッチング素子４と同様第１の主端子１１と第２の主端子
２１との間をいずれの方向へも負荷電流を通流できる為
、走査側電極ＳＣ１へ正の高電圧Ｖｏｐが送出され選択
走査電極ＳＣ１上の画素１１１゜１１２、・・・等の充
電及び発光電流が供給される。

このとき従来例で説明した様にデータ側電極ＣＩ　。

Ｃｘ　、・・・等の出力電圧に応じて画素１１１，１１
２゜・・・等が発光・非発光する。次いで上記発光・非
発光動作完了後は画素の放電を行なうがこの時も上記同
様出力スイッチング素子４１のゲート端子３１にのみゲ
ート電流を通流して出力スイッチング素子４１をオン状
態としておいて共通端子２′を接地電位にバイアスすれ
ば良い。この時走査側電極ＳＣ１上の画素の放電々流は
走査側電極ＳＣＩから出力スイッチング素子４１を介し
て共通端子２′へ流れ放電動作が行なわれる６以上で走
査側電極ＳＣＩの選択が完了し引き続いて走査側電極Ｓ
Ｃ２の選択に移る。こうして全走査側電極について選択
が終了し再び走査側電極Ｓ０１が選択されたときは、前
回とは電圧極性を反転し、負の高電圧ＶＨＦＩを送出し
て画素の発光動作を行なうことになる、このときも前記
同様出力スイッチング素子４１のゲート端子３１にのみ
ゲート電流を通流して出力スイッチング素子４１をオン
状態として共通端子２′を負の高電圧ＶＨＮにバイアス
する。

第１図での説明からも明らかな様に走査側電極ＳＣ１か
ら共通端子２′へ向かって走査側電極ＳＣ１上の画素の
充電々流が流れ負の高電圧ＶＨＮへの充電及び発光動作
が行なわれる０次いでこれを放電する場合も同様に出力
スイッチング素子４１をオン状態にしておいて共通端子
２′を接地電位にバイアスすることにより、共通端子２
′から走査側電極ＳＣＩへ向かつて放電々流が流れ放電
動作が行なわれる。以降の走査電極についても同様に選
択駆動が行なわれる。

以上の如く本実施例によればＥＬパネルの走査電極の駆
動が可能である。走査電極は一般に数百本程度で構成さ
れ多数チャンネルを集積化した駆動回路が必要とされる
。前述の実施例同様低消費電力及び出力チャンネル当り
の高耐圧素子数低減の効果を有する為、その集積化に極
めて有利である。またＥＬパネルは近年大型化の傾向に
有り、負荷電流が増大する傾向に有り、駆動回路の電流
駆動能力が問われることになるが、本実施例によれば前
記実施例同様出力スイッチング素子４１゜４２、・・・
等がサイリスタ動作する為、その要求に十分答えること
ができ、ＥＬパネルの走査電極跣動に最適な駆動回路を
得ることができる。

前記第１図、第４図及び第７図の実施例における出力ス
イッチング素子４及び４１，４２．・・・等の別の構成
例を第８図に示す、第８図は双方向性の出力スイッチン
グ素子の平面パターン及びその接続構成を示すものであ
る。その断面構造は第４図に示したものと同類であり省
略した。

第８図において、シリコン酸化膜ｄによって絶縁分離さ
れたｎ形シリコン単結晶島領域ｎＢ内に選択的に不純物
を拡散してｐ形領域ｐＢ８及びｐＢ４が形成されさらに
各ｐ形領域内にｎ形領域ｎＥ！３ｔｎＥ４がそれぞれ形
成されている。ｐ形領域ｐＢａとそのなかに形成されて
いるｎ形領域ｎｉ１とのｐｎ接合とは逆向きにダイオー
ドＤ１が逆並列接続しまたダイオードＤｌと共に抵抗Ｒ
ＧＫ３が並列接続されている。ｐ形領域ＰＢＡ側におい
ても同様にｐＢ４−ｎＥ！４のｐｎ接合と逆並列接続し
たダイオードＤａ及び並列接続した抵抗ＲＧＫ４が設け
られている。ｎ形領域ｎＥ８を第１の主端子１．ｎ形領
域ｎＥ４を第２の主端子２、ｐ形領域ｐＢ４をゲート端
子３として双方向性の出力スイッチング素子を構成して
いる。

第８図の出力スイッチング素子のオン駆動も前記実施例
同様、ゲート端子３と第２の主端子２との間にゲート電
流を通流して行なう。ｐ形領域ＰＢ４とｎ形領域ｎＥ４
とのｐｎ接合に順方向のゲート電流が流れることにより
、ｎ形領域ｎＥ４からｐ形領域ＰＢ４を介してｎ形基板
領域ｎ８へ伝導電子の注入が起こる。このとき第１の主
端子１が第２の主端子２に対し高電位に有ればｐ形領域
ｐＢδ−ｎ形基板領域ｎＢ　−ｐ形領域ｐＢ４−ｎ形領
域ｎＥ４のサイリスタ構造がターンオンし、第１の主端
子１からダイオードＤｌを介して第２の主端子２へ負荷
電流を通流することができる。また第２の主端子２が第
１の主端子１に対し高電位に有った場合はｐ形領域ｐＢ
４−ｎ形基板領域ｎＢ　−ｐ形領域ｐＢ３−ｎ形領域ｎ
Ｅ３のサイリスタ構造がターンオンし、第２の主端子２
からダイオードＤ２を介して第１の主端子へ負荷電流を
通流することができる。またゲート電流が無い場合は、
ｎ形基板領域ｎＢとｐ形領域ｐＢ３またはｐＢ４とのｐ
ｎ接合部で逆耐圧を有し第１の主端子１と第２の主端子
２との間を絶縁している。なおダイオードＤ１゜Ｄ２に
はｐ狭領域ｐＢ１１及びＰＯ２とｎ形領域ｎＥ１１及び
ｎＥ４との間の順電圧降下分の逆電圧しか印加されない
為、高耐圧ダイオードである必要は無い。

本実施例によれば、双方向性出力スイッチング素子を得
ることができ前記第１図及び第７図の実施例同様の効果
が期待される。また第４図における双方向性出力スイッ
チング素子の構造に比べ、ｐ形領域ｐ　Ｅｌ　、　ｐ　
Ｅ４を廃した構造となっており、双方向性出力スイッチ
ング素子自体の素子面積を低減する効果を有する。

〔発明の効果〕

本発明によれば、負荷への電流供給及び電流引き抜きい
ずれをも１個の高耐圧出カスイツチング素子で行なうこ
とができ、集積化時のＩＣチップ寸法を低減しコスト低
減に有効である。また出力スイッチング素子のゲート制
御電流を低圧電源で供給、制御できる為、消費電力を大
幅に低減でき集積化に有利な駆動回路を得ることができ
る。さらにこの駆動回路をＥＬ表示装置の駆動に適用す
ると、低消費電力で電流駆動能力の高いＥＬ表示装置を
得ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
従来の駆動回路を示す回路図、第３図は従来のＥＬ表示
装置の回路図、第４図は第１図の出力スイッチング素子
の構成を示す構造図、第５図及び第６図は本発明におけ
る出力スイッチング素子の動作状況を示す素子構造図及
びその特性図、第７図は第１図の駆動回路を使用したＥ
Ｌ表示装置の回路図、第８図は本発明における他の出力
スイッチング素子の構成例を示す構造図である。 ｉ、１１．１２・・・出力スイッチング素子の第１の主
端子、２，２１．２２・・・出力スイッチング素子の第
２の主端子、３，３１．３２・・・出力スイッチング素
子のゲート端子、４，４１．４２・・・出力スイッチン
グ素子、５，１０５・・・バッファ回路、６゜１０６・
・・論理回路、７，１０７・・・低圧電源端子、８．１
０８・・・入力端子、９・・・フローティング低圧第２
図 第 ３ 図 第 図 第 図 第 図 Ａ−Ａ′　曲［１０凶 第 図

Claims (1)

1. 【特許請求の範囲】 １、容量性負荷に接続される第１の主端子、正の高圧電
   源、負の高圧電源及び接地電位に切換接続される第２の
   主端子及びゲート端子とを有する両極性の出力スイッチ
   ング素子と、入力端子と、電源端子と、第２の主端子と
   入力端子との間に介在され、入力端子からの信号に基づ
   いて電源端子からゲート端子へのゲート電流を制御する
   制御部と、第２の主端子と電源端子との間に接続され両
   端子間の電位差を制御部を駆動するに十分な大きさの電
   源とを具備することを特徴とする駆動回路。 ２、両極性の出力スイッチング素子は、ｎ形ベース層を
   共通とした２つのラテラル形サイリスタを逆並列接続し
   て構成したことを特徴とする請求項１記載の駆動回路。 ３、両極性の出力スイッチング素子は、第１のｐ形エミ
   ッタ層と第１のｐ形ベース層と第２のｐ形エミッタ層と
   第２のｐ形ベース層とを同一ｎ形基板上に一定の距離を
   おいて併設し、さらに第１、第２のｐ形ベース層内にそ
   れぞれ第１、第２のｎ形エミッタ層を設け、第１のｐ形
   エミッタ層と第２のｎ形エミッタ層及び第２のｐ形エミ
   ッタ層と第１のｎ形エミッタ層をそれぞれ配線接続して
   構成したことを特徴とする請求項１又は２記載の駆動回
   路。 ４、両極性の出力スイッチング素子は、第１及び第２の
   ｐ形領域を同一ｎ形基板上に一定の距離において併設し
   、さらに第１、第２のｐ形領域内に第１、第２のｎ形領
   域をそれぞれ設け、第１のｐ形領域と第１のｎ形領域及
   び第２のｐ形領域と第２のｎ形領域とに各ｐｎ接合の極
   性とは逆極性となる様第１及び第２のダイオードをそれ
   ぞれ並列接続して構成したことを特徴とする請求項１、
   ２又は３記載の駆動回路。 ５、第１の主端子を負荷に、第２の主端子をスイッチン
   グ素子を介して負荷駆動用電源に接続した両極性の出力
   スイッチング素子と、入力端子と、第１の電源端子と、
   出力スイッチング素子の第２の主端子と第１の電源端子
   との間に接続し入力端子からの信号によつて出力スイッ
   チング素子をオンオフ制御する制御部と、出力スイッチ
   ング素子の第２の主端子と第１の電源端子との間に接続
   し制御部を駆動するフローティング電源と、から成るこ
   とを特徴とする駆動回路。 ６、負荷が容量性負荷であることを特徴とする請求項５
   記載の駆動回路。 ７、第１の主端子を負荷に、第２の主端子をスイッチン
   グ素子を介して負荷駆動用電源に接続した両極性の出力
   スイッチング素子と、出力スイッチング素子の第１の主
   端子と第１の電源端子との間に接続し出力スイッチング
   素子をオンオフ制御する制御部と、出力スイッチング素
   子の第１の主端子と第１の電源端子との間に接続し制御
   部を駆動するフローティング電源と、から成ることを特
   徴とする駆動回路。 ８、容量性負荷に接続される第１の端子、正の高圧電源
   、負の高圧電源及び接地電位に切換接続される第２の端
   子及び制御端子を有する双方向性の出力スイッチング素
   子と、 第１の電源端子と、 入力端子と、 制御端子と第１の電源端子との間に接続された制御用ス
   イッチと、 入力端子と制御用スイッチのゲートとの間に接続され、
   入力端子からの信号に基づいて第１の電源端子から出力
   スイッチング素子に供給される制御電流を制御する制御
   回路と、 第１の電源端子と第２の端子との間に接続され第１の電
   源端子と第２の端子間に制御部を駆動するに十分な電位
   差を付与する低圧電源と、を具備することを特徴とする
   駆動回路。９、出力スイッチング素子が同一単結晶領域
   内に一方のベース層を共通にして形成された双方向性サ
   イリスタであることを特徴とする請求項８記載の駆動回
   路。 １０、容量性負荷がＥＬ表示素子であることを特徴とす
   る請求項８又は９記載の駆動回路。 １１、低圧電源がフローティング状態にあることを特徴
   とする請求項８、９又は１０記載の駆動回路。 １２、それぞれ異なる容量性負荷に接続される第１の端
   子、一括して正の高圧電源、負の高圧電源及び接地電位
   に切換接続される第２の端子及び制御端子を有する複数
   個の双方向性の出力スイッチング素子と、 第１の電源端子と、 入力端子と、 第１の電源端子と出力スイッチング素子の制御端子との
   間に接続され、第１の電源端子から制御端子に付与され
   る制御電源をオンオフするバッファ回路と、 入力端子とバッファ回路との間に接続され、入力端子か
   らの信号に基づいて第１の電源端子から制御端子に付与
   される制御電流を制御するロジック回路と、 第１の電源端子と第２の端子との間に接続され、第１の
   電源端子と第２の端子間にロジック回路及びバッファ回
   路を駆動するに十分な電位差を付与する低圧電源と、を
   具備することを特徴とする駆動回路。 １３、出力スイッチング素子が誘電体膜で包囲された同
   一単結晶島領域内に一方のベース層を共通にして形成さ
   れた双方向性サイリスタであることを特徴とする請求項
   １２記載の駆動回路。 １４、容量性負荷がＥＬ表示素子であることを特徴とす
   る請求項１２又は１３記載の駆動回路。