JPH0323664A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0323664A JPH0323664A JP1158562A JP15856289A JPH0323664A JP H0323664 A JPH0323664 A JP H0323664A JP 1158562 A JP1158562 A JP 1158562A JP 15856289 A JP15856289 A JP 15856289A JP H0323664 A JPH0323664 A JP H0323664A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スタックトキャパシタ型メモリセルなどと
称されるメモリセルを有する半導体装置およびその製造
方法に関するものである．〔従来の技術〕 従来より、三層多結晶シリコン技術を用いて、選択トラ
ンジスタ，ピット線，あるいは素子分離領域の上に、容
量素子を形成するようにしたいわゆるスタックトキャパ
シタ型メモリセルを有する半導体装置が用いられている
．このような半導体装置の基本的な構或は第４図に示さ
れている．この第４図において、１はシリコン基板、２
はフィールド酸化膜、３はゲート酸化膜、４ａ，４ｂは
一層目の多結晶シリコン膜で構威したワード線、８はサ
イドウォール、９はソースまたはドレインとなるｎ０型
拡散領域、１０は眉間絶縁膜、１ｌは二層目の多結晶シ
リコン膜で構威したスタックトキャパシタ電極、１２は
誘電体膜、１３は三層目の多結晶シリコン膜で構威した
スタックトキャパシタ電極、１４は眉間絶縁膜、１５は
ボロンリンケイ酸ガラスからなる眉間絶縁膜、ｌ６はポ
リシリコン膜と高融点金属シリサイド膜とを積層して構
威されるポリサイド膜からなるビット線である． このようなスタックトキャパシタ型メモリセルを有する
半導体装置では、スタックトキャパシタ電極１１．１３
および誘電体膜１２で構威した容量素子が、自己の転送
ゲートトランジスタのゲート（ワードｌｌ４ａの部分）
から隣接するワード線４ｂ上に至る領域に延在して形成
されているので、メモリセルが高密度化されて高集積化
された場合にも、各メモリセルは比較的大きな静電容量
を有することができる．また、転送ゲートトランジスタ
のゲートは、前記容量素子が形成された領域にも形成す
ることができるので、ゲート長を極端に短くする必要が
なく、これによって短チャンネル化に伴うホットエレク
トロン．ホットホールによる閾値電圧の変動などの諸問
題が解決される．〔発明が解決しようとする課題〕 上述のようなスタックトキャパシタ型メモリセルを有す
る半導体装置では、ワードＭ４ａ，４ｂ上の領域を有効
に利用することにより、メモリセルの大容量化を実現し
ているので、短チャンネル化に伴うホットエレクトロン
．ホットホールに因る誤動作は防止されるのであるが、
容量素子の平面視での占有面積の増大を招くことなく、
この容量素子の容量をさらに増大させることができれば
、半導体装置の高密度化および高集積化をさらに有利に
進展させることができる． また、限られたピッチでワード線を形成しつつ転送ゲー
１−｝ランジスタの一定のゲート長を確保するために、
このゲート部分に隣接するワード線幅が必然的に小さく
なり、これによってワード線の断面積の減少に伴って、
配線抵抗が増大するという問題がある． この発明の目的は、上述の技術的！ＩＩＢを解決し、メ
モリセルの容量を増大させることができるとともに、配
線抵抗の低減にも寄与することができる半導体装置およ
びその製造方法を提供することである． 〔課題を解決するための手段〕 この発明の半導体装置は、半導体基板上に複数のワード
線と複数のビット線とを交差して形成し、両者の交差部
に、容量素子とこの容量素子および前記ビット線の間の
信号の転送を前記ワード線からの信号に応答して行う転
送ゲニトトランジスタとを有するメモリセルを設けた半
導体装置において、 前記容量素子は、前記転送ゲートトランジスタのゲート
上の領域から隣接するワード線上の領域にわたって延在
し、 前記隣接するワード線の前記容量素子が形成される部分
の膜厚は、前記トランジスタのゲート部分のワード線の
膜厚よりも厚いことを特徴とする．またこの発明の半導
体装置の製造方法は、前記ワード線の形成に当たり、 前記半導体基板表面に、前記ワード線をパターン形成し
、 このワード線を形成した半導体基板表面に酸化防止膜を
形成し、 この酸化防止膜において、前記転送ゲートトランジスタ
のゲート上の部分をエッチング除去し、前記酸化防止膜
をマスクとして、前記ゲート上のワード線を所定の厚さ
だけ熱酸化し、このワード線の熱酸化された部分をエッ
チング除去し、 前記酸化訪止膜をエッチング除去することを特徴とする
． 〔作用〕 この発明の半導体装置によれば、転送ゲートトランジス
タのゲート上のＮｊａから隣接するワード線上の領域に
わたって延在して形成された容量素子は、前記隣接する
ワード線が比較的大きな膜厚を有しているため、この隣
接するワード線の段差部においてその有効面積を稼ぐこ
とができ、したがってその形Ｆｆｃ ｆｉｇ域が小さく
ても大きな有効面積を有することができるので、その静
電容量を大きくすることができるようになる．さらに、
前記ワード線の膜厚を比較的大きくしていることにより
、このワード線の幅を小さくしても、その断面積を充分
に大きくすることができるので、配線抵抗を小さくする
ことができる． また、この発明の半導体装置の製造方法によれば、前記
ワード線の形成に当たり、先ず比較的大きな膜厚でワー
ド線を半導体基板表面にパターン形成し、この後転送ゲ
ートトランジスタのゲート上の部分を酸化防止膜を用い
て所定厚さだけ選択的に熱酸化し、この熱酸化した部分
をエッチング除去する．このようにして、転送ゲートト
ランジスタのゲート上ではワード線の膜厚を比較的薄く
し、この転送ゲートトランジスタのゲート部に隣接する
ワード線の前記容量素子が形成される部分の膜厚を比較
的厚くすることができる．このようにして、上述のよう
な部分的に膜厚の厚いワード線を容易に形成することが
できる． 〔実施例〕 第１図はこの発明の一実施例の半導体装置の基本的な構
威を示す断面図であり、第２図はその簡略化した平面図
である．この第１図および第２図において、前述の第４
図に示された各部に対応する部分には同一の参照符号を
付して示す．この半導体装置は、半導体基板であるシリ
コン基板１（第２図では図示が省略されている．）の表
面に複数のワード１１Ａ４と複数のビット！１１１６と
を交差して形成し、両者の交差部にメモリセルを設けた
もので、各メモリセルは信号を蓄積する容量素子２１と
、この容量素子２ｌとビット線ｌ６との間の信号の転送
をワード線４からの信号に応答して行う転送ゲートトラ
ンジスタ２２とを備えている．ワード線４はこの転送ゲ
ートトランジスタ２２のゲート電極として機能するが、
このワード線４の幅は、高集積化のためとトランジスタ
２２の所定のゲート長を確保するために、トランジスタ
２２のゲート部では広く、残余の部分では狭くなってい
る．そして、この残余の部分のワード線４の厚さは、ト
ランジスタ２２のゲート部よりも厚くされており、この
ようにして所定の断面積を確保して配線抵抗の低減を図
るようにしている．以下においては第２図に示された参
照符号Ｃ１で示すメモリセルに注目して説明する．スタ
ックトキャバシタ電極１１．１３および誘電体膜ｌ２か
らなる容量素子２ｌは、トランジスタ２２のゲート部上
の領域からこのゲート部に読出／書込信号を与えるワー
ド線４ａに隣接するワード線４ｂにわたる領域に、延在
して形成されている．前記隣接するワード線４ｂにおい
て、前記容量素子２１が延在する部分は、その幅が小さ
くその厚さが厚い部分であり、このため容量素子２ｌの
誘電体膜ｌ２は、厚さの厚いワード線４ｂにおける大き
な段差のためにξこのワード線４ｂをまたいで形成され
ることによって大きな表面積を有することができる．こ
のようにして、容量素子２１は、その平面視での形成面
積の増大を招くことなく、大きな静電容量を有すること
ができる． 第３図は前述のような半導体装置の製造方法を説明する
ための断面図である．まず、第３図（１）に示すように
、通常の選択酸化法を適用することにより、シリコン基
板１上に膜厚約５０００人の二酸化シリコン膜からなる
フィールド酸化膜２を形成し、熱酸化法を適用すること
により前記シリコン基板１の能動領域上を覆うように約
２０００人程度のゲート酸化ＩＩＷ３を形成する．さら
に、ＣＶＤ （化学的気相威長）法により、膜厚約８０
００〜１００００入程度の多結晶シリコン膜を或長させ
、通常のフォトリソグラフィ技術によって前記多結晶シ
リコン膜にパターニングを施すことにより、ワード線４
ａ，４ｂを形戒する． この状態から、第３図（２）に示すように、先ず表面の
酸化により、ポリシリコン酸化膜５を形成し、このポリ
シリコン酸化膜５上に、減圧ＣＶＤ法によって酸化防止
膜としてシリコン窒化膜６を形或する．そして、このシ
リコン窒化１１６において、トランジスタ２２のゲート
部上の参照符号ｌ１で示す部分とビット線１６間の部分
とをフォトリソグラフィ技術およびエッチング技術を用
いて除去する（第２図参照．）． この状態から、シリコン窒化膜６をマスクとした熱酸化
を施すことにより、第３図（３）に示すように、ワード
線４ａにおいて、トランジスタ２２のゲート部上の露出
した側から約４０００〜ｓｏｏｏ人程度を酸化して、シ
リコン酸化Ｈ７とする．そして、このシリコン酸化膜７
を、第３図（４）に示すように、ウエットエッチングに
より除去し、ワード線４ａにおいてトランジスタ２２の
ゲート部上の部分の膜厚を４０００人程度の厚さとする
（ビット線１６間の部分のワード線４の膜厚も同程度と
なる．）． 次に、第３図（５）に示すように、前記シリコン窒化膜
６をリン酸を用いたウエットエッチングにより除去する
． さらに、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造のトランジスタ２２の形成のために
、イオン注入法によりリンの低濃度ｎ−８５域９ａを形
成し、ワード線４ａの側面に減圧ＣＶＤ法による酸化膜
で構成したサイドウォール８を設ける．そして、砒素イ
オン注入によりソース，ドレイン領域となるｎ１拡散領
域９を形成する．この後に、ＣＶＤ法により、眉間絶縁
膜１０をパターン形或する．この状態は第３図（６）に
示されている．１１ａは、スタックトキャパシタ電極１
ｌとトランジスタ２２のドレインとを接続させるための
コンタクトホールである（第２図参照．）． この状態から、ＣＶＤ法によって、膜厚約３０００人程
度の二層目の多結晶シリコン膜を威長させ、この多結晶
シリコン膜に通常のフォトリソグラフィ技術を用いてパ
ターニングを施すことにより、スタックトキャパシタ電
極１１を形或する．この状態が第３図（７）に示されて
いる． この状態から、ＣＶＤ法により誘電体膜ｌ２を形成した
後、厚さ約２５００人程度の三層目の多結晶シリコン膜
を戒長させ、この多結晶シリコン膜にｎ型不純物イオン
を注入した後、さらにフォトリソグラフィ技術によりバ
ターニングを施してスタックトキャパシタ電極ｌ３を形
成する．そして、減圧ＣＶＤ法によりシリコン窒化膜ｌ
４を約２０００人程度形成し、さらにＣＶＤ法により膜
厚約４５００人程度のボロンリンケイ酸ガラスで構成し
た眉間絶縁膜ｌ５を形成する．次いでフォトリソグラフ
ィ技術により、シリコン窒化膜ｌ４および眉間絶縁１ｇ
！１５のバターニングを行い、ポリサイド膜で構威した
ビット，４１１６とシリコン基板ｌとを接続するための
コンタクトホール１６ａ（第２図参照．〉を形成する．
そして、ＣＶＤ法により多結晶シリコン膜を約１５００
人程度威長させ、さらにｎ型不純物を注入した後、膜厚
約２５００人のタングステンシリサイドを威長させてビ
ット線ｌ６を形成する．このようにして、第１図に示さ
れた状態の半導体装置が作製される． このような方法により、ワード線４ｂの容量素子２ｌが
延在する部分の膜厚は、ワード綿４ａのトランジスタ２
２のゲート部よりも４０００〜５０００人程度厚くなり
、このようにして膜厚が部分的に異なるワード線４が容
易に形成される．上述のようにして作成された半導体装
置では、その容量素子２１の静電容量は、第４図に示さ
れた従来の半導体装置に比較して１０〜２０％程度増大
ずる．〔発明の効果〕 この発明の半導体装置によれば、転送ゲートトランジス
タのゲート上の領域から隣接するワード線上の領域にわ
たって延在して形成された容量素子は、前記隣接するワ
ード線が比較的大きな膜厚を有しているため、この隣接
するワード線の段差部で有効面積を稼ぐことができ、し
たがってその形ｔｃ ＳＪｆ域が小さくても、大きな有
効面積を有することができるので、その静電容量を大き
くすることができるようになる．さらに、前記ワード線
の膜厚を比較的大きくしていることにより、このワード
線の幅を小さくしても、その断面積を充分に大きくする
ことができるので、配線抵抗を小さくすることができる
． このようにして、ワード線の形ｔｃ ｅＪｌ域および容
量素子の形成領域を小さくしても、配線抵抗を小さくし
、また容量素子の静電容量を大きくしてメモリセルの容
量を大きくすることができるので、半導体装置の高集積
化および高密度化を有利に行うことができるようになる
． また、この発明の半導体装置の製造方法によれば、上述
のような部分的に膜厚の厚いワード線を容易に形或する
ことができる．
称されるメモリセルを有する半導体装置およびその製造
方法に関するものである．〔従来の技術〕 従来より、三層多結晶シリコン技術を用いて、選択トラ
ンジスタ，ピット線，あるいは素子分離領域の上に、容
量素子を形成するようにしたいわゆるスタックトキャパ
シタ型メモリセルを有する半導体装置が用いられている
．このような半導体装置の基本的な構或は第４図に示さ
れている．この第４図において、１はシリコン基板、２
はフィールド酸化膜、３はゲート酸化膜、４ａ，４ｂは
一層目の多結晶シリコン膜で構威したワード線、８はサ
イドウォール、９はソースまたはドレインとなるｎ０型
拡散領域、１０は眉間絶縁膜、１ｌは二層目の多結晶シ
リコン膜で構威したスタックトキャパシタ電極、１２は
誘電体膜、１３は三層目の多結晶シリコン膜で構威した
スタックトキャパシタ電極、１４は眉間絶縁膜、１５は
ボロンリンケイ酸ガラスからなる眉間絶縁膜、ｌ６はポ
リシリコン膜と高融点金属シリサイド膜とを積層して構
威されるポリサイド膜からなるビット線である． このようなスタックトキャパシタ型メモリセルを有する
半導体装置では、スタックトキャパシタ電極１１．１３
および誘電体膜１２で構威した容量素子が、自己の転送
ゲートトランジスタのゲート（ワードｌｌ４ａの部分）
から隣接するワード線４ｂ上に至る領域に延在して形成
されているので、メモリセルが高密度化されて高集積化
された場合にも、各メモリセルは比較的大きな静電容量
を有することができる．また、転送ゲートトランジスタ
のゲートは、前記容量素子が形成された領域にも形成す
ることができるので、ゲート長を極端に短くする必要が
なく、これによって短チャンネル化に伴うホットエレク
トロン．ホットホールによる閾値電圧の変動などの諸問
題が解決される．〔発明が解決しようとする課題〕 上述のようなスタックトキャパシタ型メモリセルを有す
る半導体装置では、ワードＭ４ａ，４ｂ上の領域を有効
に利用することにより、メモリセルの大容量化を実現し
ているので、短チャンネル化に伴うホットエレクトロン
．ホットホールに因る誤動作は防止されるのであるが、
容量素子の平面視での占有面積の増大を招くことなく、
この容量素子の容量をさらに増大させることができれば
、半導体装置の高密度化および高集積化をさらに有利に
進展させることができる． また、限られたピッチでワード線を形成しつつ転送ゲー
１−｝ランジスタの一定のゲート長を確保するために、
このゲート部分に隣接するワード線幅が必然的に小さく
なり、これによってワード線の断面積の減少に伴って、
配線抵抗が増大するという問題がある． この発明の目的は、上述の技術的！ＩＩＢを解決し、メ
モリセルの容量を増大させることができるとともに、配
線抵抗の低減にも寄与することができる半導体装置およ
びその製造方法を提供することである． 〔課題を解決するための手段〕 この発明の半導体装置は、半導体基板上に複数のワード
線と複数のビット線とを交差して形成し、両者の交差部
に、容量素子とこの容量素子および前記ビット線の間の
信号の転送を前記ワード線からの信号に応答して行う転
送ゲニトトランジスタとを有するメモリセルを設けた半
導体装置において、 前記容量素子は、前記転送ゲートトランジスタのゲート
上の領域から隣接するワード線上の領域にわたって延在
し、 前記隣接するワード線の前記容量素子が形成される部分
の膜厚は、前記トランジスタのゲート部分のワード線の
膜厚よりも厚いことを特徴とする．またこの発明の半導
体装置の製造方法は、前記ワード線の形成に当たり、 前記半導体基板表面に、前記ワード線をパターン形成し
、 このワード線を形成した半導体基板表面に酸化防止膜を
形成し、 この酸化防止膜において、前記転送ゲートトランジスタ
のゲート上の部分をエッチング除去し、前記酸化防止膜
をマスクとして、前記ゲート上のワード線を所定の厚さ
だけ熱酸化し、このワード線の熱酸化された部分をエッ
チング除去し、 前記酸化訪止膜をエッチング除去することを特徴とする
． 〔作用〕 この発明の半導体装置によれば、転送ゲートトランジス
タのゲート上のＮｊａから隣接するワード線上の領域に
わたって延在して形成された容量素子は、前記隣接する
ワード線が比較的大きな膜厚を有しているため、この隣
接するワード線の段差部においてその有効面積を稼ぐこ
とができ、したがってその形Ｆｆｃ ｆｉｇ域が小さく
ても大きな有効面積を有することができるので、その静
電容量を大きくすることができるようになる．さらに、
前記ワード線の膜厚を比較的大きくしていることにより
、このワード線の幅を小さくしても、その断面積を充分
に大きくすることができるので、配線抵抗を小さくする
ことができる． また、この発明の半導体装置の製造方法によれば、前記
ワード線の形成に当たり、先ず比較的大きな膜厚でワー
ド線を半導体基板表面にパターン形成し、この後転送ゲ
ートトランジスタのゲート上の部分を酸化防止膜を用い
て所定厚さだけ選択的に熱酸化し、この熱酸化した部分
をエッチング除去する．このようにして、転送ゲートト
ランジスタのゲート上ではワード線の膜厚を比較的薄く
し、この転送ゲートトランジスタのゲート部に隣接する
ワード線の前記容量素子が形成される部分の膜厚を比較
的厚くすることができる．このようにして、上述のよう
な部分的に膜厚の厚いワード線を容易に形成することが
できる． 〔実施例〕 第１図はこの発明の一実施例の半導体装置の基本的な構
威を示す断面図であり、第２図はその簡略化した平面図
である．この第１図および第２図において、前述の第４
図に示された各部に対応する部分には同一の参照符号を
付して示す．この半導体装置は、半導体基板であるシリ
コン基板１（第２図では図示が省略されている．）の表
面に複数のワード１１Ａ４と複数のビット！１１１６と
を交差して形成し、両者の交差部にメモリセルを設けた
もので、各メモリセルは信号を蓄積する容量素子２１と
、この容量素子２ｌとビット線ｌ６との間の信号の転送
をワード線４からの信号に応答して行う転送ゲートトラ
ンジスタ２２とを備えている．ワード線４はこの転送ゲ
ートトランジスタ２２のゲート電極として機能するが、
このワード線４の幅は、高集積化のためとトランジスタ
２２の所定のゲート長を確保するために、トランジスタ
２２のゲート部では広く、残余の部分では狭くなってい
る．そして、この残余の部分のワード線４の厚さは、ト
ランジスタ２２のゲート部よりも厚くされており、この
ようにして所定の断面積を確保して配線抵抗の低減を図
るようにしている．以下においては第２図に示された参
照符号Ｃ１で示すメモリセルに注目して説明する．スタ
ックトキャバシタ電極１１．１３および誘電体膜ｌ２か
らなる容量素子２ｌは、トランジスタ２２のゲート部上
の領域からこのゲート部に読出／書込信号を与えるワー
ド線４ａに隣接するワード線４ｂにわたる領域に、延在
して形成されている．前記隣接するワード線４ｂにおい
て、前記容量素子２１が延在する部分は、その幅が小さ
くその厚さが厚い部分であり、このため容量素子２ｌの
誘電体膜ｌ２は、厚さの厚いワード線４ｂにおける大き
な段差のためにξこのワード線４ｂをまたいで形成され
ることによって大きな表面積を有することができる．こ
のようにして、容量素子２１は、その平面視での形成面
積の増大を招くことなく、大きな静電容量を有すること
ができる． 第３図は前述のような半導体装置の製造方法を説明する
ための断面図である．まず、第３図（１）に示すように
、通常の選択酸化法を適用することにより、シリコン基
板１上に膜厚約５０００人の二酸化シリコン膜からなる
フィールド酸化膜２を形成し、熱酸化法を適用すること
により前記シリコン基板１の能動領域上を覆うように約
２０００人程度のゲート酸化ＩＩＷ３を形成する．さら
に、ＣＶＤ （化学的気相威長）法により、膜厚約８０
００〜１００００入程度の多結晶シリコン膜を或長させ
、通常のフォトリソグラフィ技術によって前記多結晶シ
リコン膜にパターニングを施すことにより、ワード線４
ａ，４ｂを形戒する． この状態から、第３図（２）に示すように、先ず表面の
酸化により、ポリシリコン酸化膜５を形成し、このポリ
シリコン酸化膜５上に、減圧ＣＶＤ法によって酸化防止
膜としてシリコン窒化膜６を形或する．そして、このシ
リコン窒化１１６において、トランジスタ２２のゲート
部上の参照符号ｌ１で示す部分とビット線１６間の部分
とをフォトリソグラフィ技術およびエッチング技術を用
いて除去する（第２図参照．）． この状態から、シリコン窒化膜６をマスクとした熱酸化
を施すことにより、第３図（３）に示すように、ワード
線４ａにおいて、トランジスタ２２のゲート部上の露出
した側から約４０００〜ｓｏｏｏ人程度を酸化して、シ
リコン酸化Ｈ７とする．そして、このシリコン酸化膜７
を、第３図（４）に示すように、ウエットエッチングに
より除去し、ワード線４ａにおいてトランジスタ２２の
ゲート部上の部分の膜厚を４０００人程度の厚さとする
（ビット線１６間の部分のワード線４の膜厚も同程度と
なる．）． 次に、第３図（５）に示すように、前記シリコン窒化膜
６をリン酸を用いたウエットエッチングにより除去する
． さらに、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造のトランジスタ２２の形成のために
、イオン注入法によりリンの低濃度ｎ−８５域９ａを形
成し、ワード線４ａの側面に減圧ＣＶＤ法による酸化膜
で構成したサイドウォール８を設ける．そして、砒素イ
オン注入によりソース，ドレイン領域となるｎ１拡散領
域９を形成する．この後に、ＣＶＤ法により、眉間絶縁
膜１０をパターン形或する．この状態は第３図（６）に
示されている．１１ａは、スタックトキャパシタ電極１
ｌとトランジスタ２２のドレインとを接続させるための
コンタクトホールである（第２図参照．）． この状態から、ＣＶＤ法によって、膜厚約３０００人程
度の二層目の多結晶シリコン膜を威長させ、この多結晶
シリコン膜に通常のフォトリソグラフィ技術を用いてパ
ターニングを施すことにより、スタックトキャパシタ電
極１１を形或する．この状態が第３図（７）に示されて
いる． この状態から、ＣＶＤ法により誘電体膜ｌ２を形成した
後、厚さ約２５００人程度の三層目の多結晶シリコン膜
を戒長させ、この多結晶シリコン膜にｎ型不純物イオン
を注入した後、さらにフォトリソグラフィ技術によりバ
ターニングを施してスタックトキャパシタ電極ｌ３を形
成する．そして、減圧ＣＶＤ法によりシリコン窒化膜ｌ
４を約２０００人程度形成し、さらにＣＶＤ法により膜
厚約４５００人程度のボロンリンケイ酸ガラスで構成し
た眉間絶縁膜ｌ５を形成する．次いでフォトリソグラフ
ィ技術により、シリコン窒化膜ｌ４および眉間絶縁１ｇ
！１５のバターニングを行い、ポリサイド膜で構威した
ビット，４１１６とシリコン基板ｌとを接続するための
コンタクトホール１６ａ（第２図参照．〉を形成する．
そして、ＣＶＤ法により多結晶シリコン膜を約１５００
人程度威長させ、さらにｎ型不純物を注入した後、膜厚
約２５００人のタングステンシリサイドを威長させてビ
ット線ｌ６を形成する．このようにして、第１図に示さ
れた状態の半導体装置が作製される． このような方法により、ワード線４ｂの容量素子２ｌが
延在する部分の膜厚は、ワード綿４ａのトランジスタ２
２のゲート部よりも４０００〜５０００人程度厚くなり
、このようにして膜厚が部分的に異なるワード線４が容
易に形成される．上述のようにして作成された半導体装
置では、その容量素子２１の静電容量は、第４図に示さ
れた従来の半導体装置に比較して１０〜２０％程度増大
ずる．〔発明の効果〕 この発明の半導体装置によれば、転送ゲートトランジス
タのゲート上の領域から隣接するワード線上の領域にわ
たって延在して形成された容量素子は、前記隣接するワ
ード線が比較的大きな膜厚を有しているため、この隣接
するワード線の段差部で有効面積を稼ぐことができ、し
たがってその形ｔｃ ＳＪｆ域が小さくても、大きな有
効面積を有することができるので、その静電容量を大き
くすることができるようになる．さらに、前記ワード線
の膜厚を比較的大きくしていることにより、このワード
線の幅を小さくしても、その断面積を充分に大きくする
ことができるので、配線抵抗を小さくすることができる
． このようにして、ワード線の形ｔｃ ｅＪｌ域および容
量素子の形成領域を小さくしても、配線抵抗を小さくし
、また容量素子の静電容量を大きくしてメモリセルの容
量を大きくすることができるので、半導体装置の高集積
化および高密度化を有利に行うことができるようになる
． また、この発明の半導体装置の製造方法によれば、上述
のような部分的に膜厚の厚いワード線を容易に形或する
ことができる．
第１図はこの発明の一実施例の半導体装置の基本的な構
威を示す断面図、第２図はその簡略化した平面図、第３
図はその製造方法を説明するための断面図、第４図は従
来技術を示す断面図である．ｌ・・・シリコン基板（半
導体基［），４．４ａ．４ｂ・・・ワード線、６・・・
シリコン窒化膜（酸化防止膜）、１１．１３・・・スタ
ックトキャパシタ電極、ｌ２・・・誘電体膜、ｌ６・・
・ビット線、２１・・・容量素２２・・・転送ゲートト
ランジスタ 派 −３７０−
威を示す断面図、第２図はその簡略化した平面図、第３
図はその製造方法を説明するための断面図、第４図は従
来技術を示す断面図である．ｌ・・・シリコン基板（半
導体基［），４．４ａ．４ｂ・・・ワード線、６・・・
シリコン窒化膜（酸化防止膜）、１１．１３・・・スタ
ックトキャパシタ電極、ｌ２・・・誘電体膜、ｌ６・・
・ビット線、２１・・・容量素２２・・・転送ゲートト
ランジスタ 派 −３７０−
Claims (2)
- （１）半導体基板上に複数のワード線と複数のビット線
とを交差して形成し、両者の交差部に、容量素子とこの
容量素子および前記ビット線の間の信号の転送を前記ワ
ード線からの信号に応答して行う転送ゲートトランジス
タとを有するメモリセルを設けた半導体装置において、 前記容量素子は、前記転送ゲートトランジスタのゲート
上の領域から隣接するワード線上の領域にわたって延在
し、 前記隣接するワード線の前記容量素子が形成される部分
の膜厚は、前記トランジスタのゲート部分のワード線の
膜厚よりも厚いことを特徴とする半導体装置。 - （２）請求項（１）記載の半導体装置におけるワード線
の形成に当たり、 前記半導体基板表面に、前記ワード線をパターン形成し
、 このワード線を形成した半導体基板表面に酸化防止膜を
形成し、 この酸化防止膜において、前記転送ゲートトランジスタ
のゲート上の部分をエッチング除去し、前記酸化防止膜
をマスクとして、前記ゲート上のワード線を所定の厚さ
だけ熱酸化し、 このワード線の熱酸化された部分をエッチング除去し、 前記酸化防止膜をエッチング除去することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158562A JPH0323664A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158562A JPH0323664A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323664A true JPH0323664A (ja) | 1991-01-31 |
Family
ID=15674415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158562A Pending JPH0323664A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323865A (ja) * | 1991-04-24 | 1992-11-13 | Nec Kyushu Ltd | 半導体メモリ装置 |
-
1989
- 1989-06-21 JP JP1158562A patent/JPH0323664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323865A (ja) * | 1991-04-24 | 1992-11-13 | Nec Kyushu Ltd | 半導体メモリ装置 |
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