JPH03237502A - プログラマブル・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、工場の生産ラインを効率的に制御するＦ　Ａ
　（Ｆａｃｔｏｒｙ　Ａｕｔｏｍａｔｉｏｎ）分野また
は各種工業プロセスを制御するＰＡ　（Ｐｒｏｃｅｓｓ
　Ａｕｔｏｍａｔｉｏｎ＞分野において、シーケンス制
御プログラムが組み込まれ、各種の現場インテリジェン
ト機器等と情報の入出力処理を行うプログラマブル・コ
ントローラに関するものである。

更に詳しくは、内部に設定されるマイクロプロセッサ周
辺部の情報処理機能と、Ｉ１０ボード群との信号授受機
能と、シーケンス制御プログラムのプログラミング機能
とを有機的に結合したプログラマブル・コントローラに
関するものである。

〈従来の技術〉 簗２６図〜第２９図は従来のプログラマブル・コントロ
ーラを用いたシステム例を表わす概念図である。

プログラマブル・コントローラは、従来のシーケンス制
御方式で用いられたリレー配電盤の代替としてシーケン
ス制御プログラムがマイクロプロセッサに内蔵され、制
御対象について所望のシーケンス動作を効率良く実行さ
せるものである。

第２６図のシステムにおいて、プログラマブル・コント
ローラＵ１は機械部品別ニジステムＳ１を制御し、プロ
グラマブル・コントローラＵ２は機械部品組立システム
Ｓ２と信号入出力を行って制御動作を実行し、更にプロ
グラマブル・コントローラＵｌ、Ｕ２はバスＢに接続さ
れてプリンタＰを有するデスクトップ・コンピュータＤ
ＴＣと通信することによりオペレータにシステム状況を
通知する。尚、デスクトップ・コンピュータＤＴＣは、
通信回線りを通じて上位の中型または大型コンピュータ
ＭＣにより管理される場合もある。

即ち、プログラマブル・コントローラＵｌ、Ｕ２はそれ
ぞれ、システム３１．３２に対して、接点入出力処理、
モータの駆動及び停止処理、部品の位置決め処理、ラン
プの点灯及び消灯処理等のシーケンス制御動作を施して
いる。

次に、プログラマブル・コントローラＵ１に注目する。

プログラマブル・コントローラＵ１は数枚のボード機器
がユニット内のバック・ブレーン・バス（図示せず）に
装着された構成であり、装着されるボード機器は、当該
ユニットに電力を供給する電源ボードＰＳ、マイクロプ
ロセッサを有してシーケンス制御の中核となるＣＰＵボ
ード１、機械部品別ニジステムＳ１に設置される各種機
器とＣＰＵボード１との情報伝達媒体となる数枚のＩ１
０ボード１、ベーシック・プログラム及びＲ３２３２Ｃ
ボート等が設定されてバスＢ上の他の機器と通信動作を
実行する通信ボードＴである。

このような構成において、プログラマブル・コントロー
ラＵｌ内のＣＰＵボード１は機械部品別ニジステムＳ１
に適合したシーケンス制＃プログラムが組み込まれ、Ｉ
１０ボードＣからのシステム情報に従ってシーケンス制
御演算処理を実行し、Ｉ１０ボードＣを介して制御信号
を機械部品別ニジステムＳ１に送信し、所望のシーケン
ス動作を実行する。

上記のようなシーケンス制御プログラムは、プログラム
作成ツール、例えばこの例ではテスクトップ・コンピュ
ータＤＴＣのＣＲ７画面上にて第２７図に示すようなラ
ダー・プログラムを編集してＣＰＵボード１に送信し、
ＣＰＵボード１では送信されたラダー・プログラムを第
２８図に示すような形式に変換してシーケンス制御動作
を実行する。

ＣＰＵボード１の概略構成は第２９因に示す通りである
。

即ち、ＣＰＵボード１は、全体を制御するＣＰＵ１１、
シーケンス制御演算を実行する１ビット処理用プロセッ
サＢＰＩＪ１２、シーケンス制御プログラム列を格納す
るプログラム・メモリ１３、制御演算動作に用いられる
データ・メモリ１４、Ｉ１０ボード１とのインターフェ
イスＩ／Ｆ１５がアドレス・バスａｂ、データ・バスｄ
ｂに並列接続されて構成される。

そして、ＣＰＵ１１がプログラム・メモリ１３から命令
を読み出し、第２７図及び第２８図に示すようなシーケ
ンス制御プログラムを開始すると、ＣＰＵ１１は第１ス
テツプの命令″ＬＤ”が１ビット処理命令であることを
判断し、１ビット処理用プロセッサＢＰＵ１２側にアド
レス・バスａｂ及びデータ・バスｄｂを切り替えてこの
命令“ＬＤ”を実行し、以後、同様にして１ビット命令
“ＯＲ”ＯＵＴ”、“ＬＤ”を１ビット処理用プロセッ
サＢＰＵ１２に与えるよう動作する。

次に読み出される命令が数値比較命令、算術演算命令等
の応用命令であると、ＣＰＵ１１はアドレス・バスａｂ
及びデータ・バスｄｂを自己側に切り替え、今度はＣＰ
Ｕ１１が命令実行動作を担当する。

以下、同様にして、バス切り替え動作が行われて１ビッ
ト処理命令、応用命令がそれぞれＢＰＵ１２またはＣＰ
Ｕ１１により実行される。

得られた制御演算結果は、−時データ・メモリ１４に蓄
えられ、ＣＰＵ１１は必要に応じて、Ｉ／Ｆ１５を介し
てＩ１０ボードＣ側へその制御演算結果を送信する。

この時、ＣＰＵボード１は、複数枚のＩ１０ボードＣに
データを転送する場合、データ転送を行うＩ１０ボード
とハンドシェイク信号を授受して転送を行う非同期式転
送と、ＣＰＵボードが予め定めた転送シーケンスに従っ
てデータ転送を行う同期式転送のいずれかの転送方式に
よって通信動作が行われる。

また、通信ボードＴはデスクトップ型コンピュータＤＴ
Ｃからの指令を受け、内部に設定されているベーシック
・プログラムによりＣＰＵボードＣ内のデータを読み取
り、Ｒ８２３２Ｃ等の通信ボートより当該ユニットの状
況をデスクトップ・コンピュータＤＴＣへ送信する。

プログラマブル・コントローラＵ２も以上のプログラマ
ブル・コントローラＵ１と同様の構成で、同様の動作を
実行している。

〈発明が解決しようとする課題〉 しかしながら、ＣＰＵ１１はプログラム・メモリ１３か
ら読み出した命令の種類を判断して自己または１ビット
処理用プロセッサＢＰＵ１２の制御実行権を切り替えな
ければならず、切り替え動作におけるソフトウェア上、
ハードウェア上に煩わしさが発生しており、ＣＰＵ１１
が読み出した命令の内容を判断してからＣＰＵ１１また
はＢＰＵ１２を選択決定しているため、待ち時間が多く
処理に時間がかかるという欠点を有している。

また、装着されるＩ１０ボードは、入力点数、出力点数
がシステム設計時に決定され、ＣＰＵボード側には各々
のＩ１０ボード毎のＩ１０ドライバが予め設定されてい
るため、ユーザ特有のＩ１０カードを使用するには、各
々のＩ１０ボードについてＩ１０ドライバを再設計しな
ければならないという欠点があった。

Ｉ１０ボードとのデータ転送に関しては、非同期式転送
と同期式転送のいずれかが採用されるが、非同期式転送
ではハンドシェイク信号授受の時間分転送時間がかかり
、同期式転送ではＩ１０ボード側の異常状態を判別せず
に通信動作を実行するためシステムに悪影響を及ぼすと
いう欠点があった。

更に、シーケンス制御プログラムとして採用されるラダ
ー・プログラムは、通常、数百または数千ステップあり
、どこかで異常、エラーが発生した場合、エラー発生原
因を特定するにはこのラダー・プログラムの全体をチエ
ツクしなければならず、デバッグ作業も面倒で効率が悪
いという欠点があった。

また、シーケンス制御プログラムは制御動作の最初から
最後までに対応する１個のシーケンス制御プログラム（
ラダー・プログラム）を作成するため、工数がかかり、
しかも工程の一部のみを実行するような指定を行うこと
はできなかった。

本発明は以上のような問題を解決することを課題とし、
プログラマブル・コントローラ内部に設定されるマイク
ロプロセッサ周辺部の情報処理機能と、Ｉ１０ボードと
の信号授受機能と、シーゲンス制御プログラミングＳ能
とを有機的に結合したプログラマブル・コントローラを
実現することを発明の目的としている。

く課題を解決するための手段〉 このため、本発明のプログラマブル・コントローラは次
のように構成される。

シーケンス制御プログラムを読み出して実行する際の余
計な時間を省略し、処理速度を向上させるようにする。

ＣＰＵボードと通信ボードとの機能を融合させ、シーゲ
ンス処理と通信に関与するベーシック処理とを同一ボー
ド内処理とする。

システム拡彊時であっても、ユーザ設計の■１０ボード
を自由に装着できてシーケンス制御を容易に再設計、即
ち標準化を実現する標準Ｉ１０ドライバを設計する。

ＣＰＵボードとＩ１０ボードとのデータ転送の方式を新
規なものとして従来装置の欠点を解消する。

ラダー・プログラム実行時について、エラー発生時のエ
ラー発生箇所、発生時刻、デバッグ動作を容易にし、そ
のプログラミングにも改良を施す。

以上の課題を解決した本発明の具体的な構成は、次の通
りである。

（１）制御対象と各種情報を授受するＩ１０ボード群と
、シーケンス制御プログラムを実行して前記Ｉ１０ボー
ド群を介して前記制御対象に制御信号を与えるプロセッ
サ・ボードとから構成されるプログラマブル・コントロ
ーラにおいて、前記プロセッサ・ボードは、 全体を制御し、前記シーケンス制御プログラム内の命令
の一部と、前記シーケンス制御プログラムの起動及び終
了指示を行い汎用的な演算処理、情報処理または制御動
作を行うベーシック・プログラムとを実行するプロセッ
サと、 前記シーケンス制御プログラムが格納されるプログラム
・メモリに直接接続し、前記プログラム・メモリから順
次命令を読み出して実行し、読み出した命令が前記プロ
セッサで実行すべきシーゲンス応用命令であるほこの命
令を前記プロセッサに与える１ビット処理プロセッサと
、 一時的にデータを記憶するデータ・メモリと、自己診断
プログラムを記憶する固定メモリと、上位コンピュータ
との通信動作に関与する通信インターフェイスと、 前記制御対象と各種情報を授受するＩ１０ボードを接続
するＩ１０バスに結合するためのＩ１０インターフェイ
スと、 前記プロセッサと前記１ビット処理プロセッサと前記デ
ータ・メモリと前記固定メモリと前記通信インターフェ
イスと前記Ｉ１０インターフェイスとを相互に結合する
内部バスと を備えたプログラマブル・コントローラ。

（２）前記プロセッサに、前記シーケンス制御プログラ
ムを一定時間実行すると前記シーケンス制御プログラム
を停止して前記ベーシック・プログラムを一定時間実行
する動作を繰り返す実行権切換制御手段を設けたことを
特徴とする請求項（１）記載のプログラマブル・コント
ローラ。

（３〉前記上位コンピュータから実行すべきベーシック
言語実行指令またはラダー言語実行指令またはベーシッ
ク言語及びラダー言語実行指令のうちいずれかの実行指
令を受け、指定された言語実行指令に対応した。実行環
境を生成する請求項（１）記載のプログラマブル・コン
トローラ。

（４）前記プロセッサ・ボードに設定するＩ１０ドライ
バは、立ち上がり時に、各Ｉ１０ボードについて、ボー
ドＩＤ、ボードのインターフェイスの種類、チャネル数
、コマンド・レジスタ・アドレス及びバッファ・アドレ
スまたはデータ・レジスタ・アドレス、特殊処理が必要
な場合はその特殊処理を指定するアドレスを読み出して
テーブル形式で記憶する処理定義テーブルを設定し、デ
ータ出力処理を行う際は前記処理定義テーブルを参照す
ることを特徴とする請求項（１）記載のプログラマブル
・コントローラ。

（５）前記プロセッサ・ボード及び前記Ｉ１０ボード群
にストローブ信号発生手段を設け、データ転送サイクル
が開始すると、データ転送要求もとボードはフレーム送
信毎にストローブ信号を送信して当該フレームを有効と
し、データ転送要求先ボードはデータ・フレーム及びス
テイタス・フレームまたはステイタス・フレーム送信毎
にストローブ信号を送信してデータ転送サイクルを終了
することを特徴とする請求項（１）記載のプログラマブ
ル・コントローラ。

（６）異常の種類の数に対応して異常検出回路を設け、
前記プロセッサは異常検出信号を割込信号として受け付
けて内部のタイマ機能の示す時刻と異常検出の内容とを
テーブル形式で記憶することを特徴とする請求項（１）
記載のプログラマブル・コントローラ。

（７）前記ラダー言語で生成したラダー・プログラム内
のラダー回路に付加するコメントを当該ラダー回路のス
テップ番号に対応させて格納するコメント・ファイルと
、当該ラダー回路のステ・ｙプ番号と前記コメント・フ
ァイル中のコメント番号とを対応付けした回路／コメン
ト・テーブルとを設定し、プログラミング・ツールから
回路コメント、ステップ番号、ラダー回路を読み出せる
ようにしたことを特徴とする請求項（１）記載のプログ
ラマブル・コントローラ。

（８〉シーゲンス制御処理ルーチン内の入出力リフレッ
シュ処理を省略し、ラダー回路作成時は各回路要素に信
号名を割り付け、予め設定した信号名／アドレス対応テ
ーブルにより信号名とアドレスとを対応させ、コンパイ
ル時点で詳細アドレスが割り当てられていないものにつ
いては当該信号名に対応する詳細アドレスをアドレスの
若い順に設定することを特徴とする請求項（１）記載の
プログラマブル・コントローラ。

（９）ラダー・プログラムのプログラミング時に、一連
のシーケンス制御動作をいくつかの工程に対応するブロ
ックに分割し、各ブロックの最終ステップのラダー回路
には次に実行すべきブロックを指定する命令と当該ブロ
ックの処理停止を指定する命令とを設定し、ブロック単
位にラダー・プログラムを設定かつ実行するようにした
請求項（１）記載のプログラマブル・コントローラ。

（１０）ベーシック言語の処理をするプロセッサ・ボー
ドと、シーケンス言語処理専用でありブロック構成のシ
ーゲンス制御プログラムを１個以上格納する少なくとも
１枚以上のシーケンス言語処理専用のプロセッサ・ボー
ドと、このシーケンス言語処理専用のプロセッサ・ボー
ドの下位間に設置されて制御対象と制御情報を授受する
Ｉ１０ボード群とから構成され、前記ベーシック言語の
処理をするプロセッサ・ボードは、前記シーケンス言語
処理専用のプロセッサ・ボード内の前記ブロック構成の
シーゲンス制御プログラムの各々に起動指示、終了指示
を通知することを特徴とするプログラマブル・コントロ
ーラ。

〈作用〉 本発明のプログラマブル・コントローラは、次のように
動作する。

（１）１ビット処理プロセッサはプログラム・メモリか
ら逐一シーケンス１ｌｉＩｌｌｌプログラム命令を読み
出して実行し、読み出したプログラム命令が全体を制御
するプロセッサが処理すべきものである場合は当該プロ
グラム命令をプロセッサへ与えて処理を実行する。

（２）一定時間、シーゲンス制御プログラムを実行する
と、プロセッサはベーシック・プログラムの実行動作に
切換える。再び一定時間経過すると、シーゲンス制御プ
ログラムの動作に戻る。以後、一定時間経過する毎にシ
ーゲンス制御プログラム処理、ベーシック・プログラム
処理を切換えて実行する。

（３）上位コンピュータからベーシック言語、ラダー言
語、ベーシック言語及びラダー言語のうちいずれかを指
定すると、プロセッサはシステム・テーブルを生成し、
指定されたプログラム言語に応じた実行環境を生成する
。

【４）プロセッサ・ボード内のＩ１０ドライバは立ち上
がり時に、装着されているＩ１０ボードの各種情報を読
み取って処理定義テーブルを生成して記憶し、データ転
送時はこの処理定義テーブルを参照してＩ１０ボードと
のアクセス処理を実行する。

（５）プロセッサとＩ１０ボードとのデータ転送時は、
データ転送もとはフレームを送出する度にストローブ信
号をアクティブとして同期式転送を行い、プロセッサと
Ｉ１０ボード全体では非同期式転送を行う。

（６）ラダー回路に付加するコメントをステップ番号に
対応させてコメント・ファイルと、ステップ番号とコメ
ント・ファイル中のコメント番号とを対応付けした回路
／コメント・テーブルとを設定し、回路調整時にプログ
ラミング・ツールから回路コメント、ステップ番号、ラ
ダー回路を読み出して出力する。

（７）ラダー回路作成時に信号名を割り当て、信号名と
アドレスとを対応させ、コンパイル時は詳細アドレスを
定義していないものについては自動的に詳細アドレスを
割り当てる。

（８）プロセッサ・ボードまたはＩ１０ボード側に設置
される異常検出回路から異常検出信号が送出されると、
異常発生時刻と異常の内容とをテーブル形式で記憶し、
必要に応じて読み出し、異常を解析する。

（９）各工程に対応したブロック単位のラダー・プログ
ラムの最終ステップの実行を開始すると、このステップ
にて指定されるブロックのラダー・プログラムを実行し
、当該ブロックの処理を終了する。

（１０）ベーシック・プログラムを実行するプロセッサ
・ボードと、ブロック単位に作成したいくつかのシーケ
ンス制御プログラムを格納するプロセッサ・ボードを用
いて構成したシステムは、ベーシック・プログラムから
の起動指令により各ラダー・プログラムはその実行を制
御される。

〈実施例〉 次に、本発明を実施したプログラマブル・コントローラ
について説明する。

本発明のプログラマブル・コントローラを用いて構成し
たシステム例は、その外観は第２６図に示した従来のシ
ーゲンス制御システムと同様であるが、プログラマブル
・コントローラ内部に設定するさまざまなＩｉ能が本発
明の特徴である。

第１図は本発明によるプログラマブル・コントローラの
ＣＰＵボード１０の内部構成図である。

この図で、ＣＰ　Ｕ　１０１はＣＰＵボード１０全体を
制御するマイクロプロセッサであり、例えばＨＣ６８０
００等が用いられる。ＣＰＵ１０１は内部バスｂ１に接
続され、１ビット処理命令を実行するＢＰＵ１０２と並
列に設置される。ＣＰｔＪゲート・アレイ１０３はＣＰ
　Ｕ　１０１が効率良く実行できるようにタイミング信
号の出力制御を行うブロックである。

Ｂ　Ｐ　Ｕ　１０２は１ビット処理命令を高速に処理す
るようにゲート・アレイから構成され、ラダー・プログ
ラム等のシーケンス制御プログラムを格納するプログラ
ム・メモリ（ＲＡＭ１２８ＫＢ　）　１０３に命令バス
（図示せず）を介して直接接続する。

尚、内部バスｂ１は、アドレス・バス、データ・バス、
コントロール・バスを含むものである。

また、ＣＰ　Ｕ　１０１が全体制御のために実行すべき
種々の命令がＲＯＭ　（２５６にＢ）　１０５に記憶さ
れ、後述するベーシック・プログラムも記憶される。

データ・メモリ（ＲＡＭ６４にＢ）　１０６はＣＰＵ１
０１の作業領域である。

Ｉ１０インターフェイス（Ｉ／Ｆ）１０７は、Ｉ１０ボ
ードＣＩ、Ｃ２に接続するＩ１０バスｂｂのインターフ
ェイスである。Ｉ１０ボードはこの図では２枚しか接続
されていないが、システム構成に応じてその数は増える
。

更に、リアルタイム・クロック発生部１０８は時計機能
を有し、通信のためのデータ・バッファとなる通信バッ
ファ（ＲＡ　Ｍ　３２にＢ）　１０９　、この通信メモ
リに接続され上位バスＢとのインターフェイスとなる上
位インターフェイス１１０が内部バスｂ１に接続される
。また、プログラミング・ツール等との通信のためのＲ
３２３２Ｃボート１１１も設置される。

Ｉ１０バスｂｂには、一般的なレジスタ・インターフェ
イス型のＩ１０ボードＣＩ、マイクロプロセッサを有し
上位のプログラマブル・コントローラとコマンド授受に
より通信を行うコマンド・インターフェイス型のＩ１０
ボードＣ２の２種類が複数枚接続される。　レジスタ・
インターフェイス型Ｉ１０ボードＣ１は、マイクロプロ
セッサを有するものもあるが、主としてバスｂｂとのイ
ンターフェイスａｌｌと、外部接点とのインターフェイ
スｃ１２より構成される。Ｉ１０ボードＣ２は、バスｂ
ｂとのインターフェイスｃ２１と、マイクロプロセッサ
Ｃ２２（例えば８ビットＣＰＵ）と、データ・メモリＣ
２３（例えばＲＡＭ８にＢ）と、外部とのインターフェ
イスＣ２４より構成される。

このようなＣＰＵボード１０の特徴を次に説明する。

構成上の特徴は、ＢＰＵ１０２が内部バスｂ１を介さず
に直接プログラム・メモリ１０４に命令バス（図示せず
）のみを介してアクセスするようにしたことであり、第
２図及び第３図を用いてその動作を説明する。

第２図は制御すべきシーケンスを表わすラダー・プログ
ラムであり、第３図はこのラダー・プログラムに対応す
るプログラム命令列である。

シーケンス制御動作を開始すると、ＣＰ　Ｕ　１０１は
Ｂ　Ｐ　Ｕ　１０２に起動をかけ、ＢＰＵ１０２はプロ
グラム・メモリ１０４からプログラム列を順次読み出し
、ロード命令“ＬＤ″から処理を実行する。

ＡＮＤ命令、ＯＲ命令、ＯＵＴ命令、ＬＤ命令まで進み
、次に読み出したプログラム命令がＣＰＵ１０１で実行
すべき応用命令（１）である場合は、Ｂ　Ｐ　Ｕ　１０
２はＣＰ　Ｕ　１０１にアドレス・バス、データ・バス
の占有権を含む制御実行権を引き渡す。

これにより、応用命令（１）はＣＰ　Ｕ　１０１側で実
行される。この応用命令（１）の処理が終了すると、Ｃ
Ｐ　Ｕ　１０１は終了通知をＢ　Ｐ　Ｕ　１０２へ通知
し、Ｂ　Ｐ　Ｕ　１０２は次の命令を読み出す０次の応
用命令（２〉がＣＰ　Ｕ　１０１で実行すべき命令であ
れば、Ｂ　Ｐ　Ｕ　１０２はｃ　ｐ　ｔｒ　ｉｏｉへ再
度制御実行権を引き渡す。

そして、続いてＢ　Ｐ　Ｕ　１０２が次に読み出すプロ
グラム命令はロード命令“ＬＤ”であるため、ＢＰ　Ｕ
　１０２に自分でこの命令処理を実行する。

このように、常にシーケンス基本命令を実行するＢ　Ｐ
　Ｕ　１０２がプログラム命令列を読み出し、読み出し
た命令がＣＰ　Ｕ　１０１で実行すべきシーケンス応用
命令である場合はＣＰ　Ｕ　１０１に制御実行権を引き
渡す、この時、プログラム命令列にはシーケンス基本命
令が圧倒的に多く、Ｂ　Ｐ　Ｕ　１０２の制御動作が高
速となる。ｃｐｔｒｉｏｉは命令を実行した後はＢＰＵ
１０２へ終了通知を返信するのみである。

また、Ｂ　Ｐ　Ｕ　１０２が読み出したプログラム命令
がシステムに定義されていない不正な命令である場合は
、Ｂ　Ｐ　Ｕ　１０２はｃ　ｐ　ｔｒ　ｉｏｉへその不
正命令の形態に応じた疑似命令をＣＰＵ１１へ供給する
ように予め設定しておく、この疑似命令は、ＣＰＵ１０
１が不正命令をそのまま実行してシステムに悪影響を及
ぼさないように設定するものである。

このように、ＣＰ　Ｕ　１０１がシーケンス制御処理を
起動すると、Ｂ　Ｐ　Ｕ　１０２がプログラム・メモリ
１０４からプログラム命令を読み出して実行を開始し、
以後はプログラム・メモリ１０４から直接プログラム命
令を読み出すため、ＣＰ　Ｕ　１０１が逐一プログラム
命令を読み出して制御実行権を定める必要はない。

一方、ＣＰ　Ｕ　１０１は、上記のシーケンスの進行状
況を制御するとともに、極めて一般的な、上位コンピュ
ータへの通信動作、汎用的な演算処理、情報処理、制御
動作などを実行するベーシック言語で作成されたベーシ
ック・プログラムを実行するように設定されており、こ
のベーシック・プログラムの実行と上記のシーケンス制
御プログラムの実行との相関関係を次に説明する。

第４図は、シーケンス制御処理ＳＱとベーシック処理Ｒ
ＡＳの並行動作を表わす概念図である。

シーケンス制御処理ＳＱは第３図に表わすようなプログ
ラム命令の列を実行する処理であり、ベーシック処理Ｂ
ＡＳはユーザが任意に作成するデータ読出プログラムま
たは通信プログラム等のベーシック・プログラムである
。実行権切換処理部８１、タイマ８２はｃ　ｐ　ｕ　ｉ
ｏｉに設定される機能である。タスク・スゲジューラ８
３もまたＣ　Ｐ　Ｕ　１０１に設定され、ベーシック・
プログラム内のいくつかの処理についてその実行優先順
位を定める機能を有するがＪ本発明の動作には直接関係
はない。

シーケンス制御処理のプログラム列は通常、数百または
数千列になり、その１周期の実行時間は数＋ｍｓまたは
数百ｍｓであり、制御するシステム構成によって大きく
異なるのものである。

ここで、例えばタイマ８２に予め１０ｍ５を設定したシ
ステムを想定する。

はじめに、シーケンス制御処理ＳＱの第１ステツプ、ロ
ード命令″ＬＤ”を実行する。続いてアンド命令ＡＮＤ
、オア命令ＯＲ１出力命令ＯＵＴと進行し、この時点で
丁度１０ｍｓ経過し、タイマ８２からタイム・アップ信
号が実行権切換制御部８１へ割込信号として与えられる
とする。ＣＰＵ１０１はこの割込信号を入力するが、こ
の時点での制御実行権はＢ　Ｐ　Ｕ　１０３側にあり、
ＣＰ　Ｕ　１０１はこのタイム・アップ割込を受け付け
ない。

シーゲンス処理が進んでＢ　Ｐ　Ｕ　１０２がロード命
令“ＬＤ”を実行し、次にＣＰ　Ｕ　１０１に制御実行
権が移って応用命令〈１）の処理が開始される時点でＣ
Ｐ　Ｕ　１０１は１０ｍｓタイム・アップ割込信号を受
け付け、これにより、タスク・スゲジューラ８３に従っ
てベーシック・プログラムＢＡＳの処理を開始する。

このとき、シーケンス制御処理ＳＱの実行は停止したま
まである。

その後タイマ８２がタイムアツプし、１０ｍｓ割込信号
が発生すると、ＣＰ　Ｕ　１０１内の実行権切換処理部
８１は現在のベーシック進行状況を一旦データ・メモリ
゛１０６に退避し、停止していたシーケンス制御処理Ｓ
Ｑの動作を再開する。

尚、１０ｍｓ毎のタイム・アップ信号にかかわらず、シ
ーゲンス制御処理ＳＱ終了の場合はシーケンス制御処理
ＳＱは終了通知を実行権切換処理部８１に与え、ＣＰ　
Ｕ　１０１はベーシック処理２１を開始する。

このように、１０ｍ５毎にシーケンス制御処理ＳＱ、ベ
ーシック処理ＢＡＳを切り換えて動作させるため、外部
からはあたかもシーゲンス処理２１とベーシック処理２
２とが同時に実行しているようにみえ、マルチ処理が可
能である。

尚、タイマ８２に設定する時間は１０ｍ５に限ることな
く、システム構成に応じて任意でよい。

一方、システム構築にあっては、上述のようなシーケン
ス制御処理及びベーシック処理の並列動作を必要としな
いものもあり、また、システム変更によりシーケンス制
御処理またはベージ・ツク処理のどちらかが不必要とな
る場合もあり、このような場合は、第５図のフローチャ
ートに従うプログラムをＣＰＵボード１０に予め組み込
んでおき、次のように対応する。

パワー・オン時に自己診断動作を実行した後、上位側か
らの処理使用言語の指定の有無を調べ、使用言語がシー
ケンス言語であれば、データ・メモリ１０６にシーケン
ス言語処理に必要なシステム、テーブルを作成し、ベー
シック言語指定であればデータ・メモリ１０６にベーシ
ック言語処理に必要なシステム・テーブルを作成し、シ
ーケンス言語及びベーシック言語両方指定であればデー
タ・メモリ１０６にシーケンス言語処理及びベーシック
言語処理の両方に必要なシステム・テーブルを作成する
。

このように、指定された言語に対応してシステム・テー
ブルを作成するようにプログラム設定したため、上位コ
ンピュータ、例えばデスクトップ・コンピュータからシ
ステム変更が容易となる。

次に、ＣＰＵボード１０に設定され、各種のＩ１０ボー
ドの型式に対応できる標準Ｉ１０ドライバについて、第
６図を用いて説明する。

ＣＰＵボード１０に設定されるベーシック・プログラム
等のユーザ・プログラムＵＰからのＩ１０ボードに対す
るアクセス要求ａ１、またはＩ１０ボードＣからＣＰＵ
ボード１０側への割込要求ａ２は、ＣＰＵボード１０内
のオペレーション・システムＯ８に受け付けられる。

そして、ＣＰＵボードｌＯからのアクセス要求ａ１はＩ
１０要求受付処理ステップ■を起動し、Ｉ１０ボードか
らのＣＰＵボード１０への割込要求ａ２は割込要求受付
処理ステップ■を起動する。

本発明にかかる標準Ｉ１０ドライバＳＤは、システム立
ち上げの際に各スロットに装着される各Ｉ１０ボードに
ついて処理定義テーブルＴＢＬＩ。

ＴＢＬ２．　・−、ＴＢＬｎを生成し、Ｉ１０要求受付
処理■または割込要求受付処理■の場合は、この処理定
義テーブルＴＢＬを参照してアクセス準備を開始する。

処理を開始すると、アクセス対象のＩ１０ボードがレジ
スタ・インターフェイス型またはコマンド・インターフ
ェイス型かを判断してそのメイン処理を実行する４この
レジスタ・インターフェイス型のメイン処理、コマンド
・インターフェイス型のメイン処理の内容は従来の処理
手順と変わるところはない、ここで、レジスタ・インタ
ーフェイス型Ｉ１０ボードは第１個に示す通常のＩ１０
ボードＣ１のタイプであり、コマンド・インターフェイ
ス型Ｉ１０ボードは第１図に示すようにマイクロプロセ
ッサを有してコマンド授受を行うタイプのＩ１０ボード
である。

また、Ｉ１０要求受付処理■、割込要求受付処理■に共
通な処理は共通処理ルーチンを予め設定し、共通処理実
行時はＩ１０ボードのインターフェイスのタイプにかか
わらずこの共通処理ルーチンを実行する。更に、標準的
な処理とは異なった処理が必要となるＩ１０ボードにつ
いては特殊処理ルーチンを用意、設定し、立ち上げ時に
Ｉ１０ボード測からアップロードして標準ドライバとリ
ンクして使用する。このような特殊処理ルーチン等のア
ドレスは、立ち上げ時に処理定義テーブルＴＢＬ内に設
定する。

次に、この処理定義テーブルＴＢＬの生成方式を第７図
を用いて説明する。

処理定義テーブルＴＢＬの生成は、各Ｉ１０ボードにつ
いて、ＣＰＵボード１０の第１回目のＩ１０要求受付処
理の時に実行され、当該Ｉ１０ボードのボードＩＤ、各
種情報を読み込むことにより行われる。

はじめに、当該Ｉ１０ボードの各種情報よりチャネル数
〈ボート数）及びアウトプットの必要の有無をパラメー
タとして設定する。

そして、当該Ｉ１０ボードの種類がコマンド・インター
フェイス型であれば各コマンド・レジスタのアドレスを
テーブル設定し、続いて各バッファのアドレスをテーブ
ル設定する。特殊処理が必要なものであれば特殊処理ル
ーチン・アドレスをテーブルに設定する。

また、当該Ｉ１０ボードの種類がレジスタ・インターフ
ェイス型であれば各レジスタ・アドレスをテーブル設定
する。

最後にテーブル作成済みフラグをオンとし、各種の要求
処理を実行する。

以上の動作をシステムに設置されている各Ｉ１０ボード
について行うことにより、処理定義テーブルＴＢＬを標
準Ｉ１０ドライバＳＤ内に設定することができる。

次に、このような処理定義テーブルＴＢＬを有する椋準
Ｉ１０ドライバＳＤのアクセス処理の例を第８図のフロ
ーチャートに示し、説明する。

アクセス処理即ちデータ転送準備処理が開始すると、Ｃ
ＰＵボード１０の標準Ｉ１０ドライバＳＤは、当該Ｉ１
０ボードの処理定義テーブルＴＢＬを参照し、パラメー
タ即ち当該Ｉ１０ボードのチャネル数（ボート数〉、ア
ウトプットの有無をチエツクし、インターフェイスの種
類を識別する。

コマンド・インターフェイス型であれば更に処理定義テ
ーブルＴＢＬを参照し、出力バッファ・アドレスをｇｅ
ｔしてデータ変換を行い、この出力バッファに出力すべ
きデータをセットする。そして再び、処理定義テーブル
ＴＢＬを参照し、コマンド・レジスタ・アドレスをｇｅ
ｔｊ、、出力コマンドをセットする。この状態でＩ１０
ボード側からの割込を待ち、割込を受けるとリターン・
スティタスを出力する。

当該Ｉ１０ボードがレジスタ・インターフェイス型であ
れば、処理定義テーブルＴＢＬを参照して出力データ・
レジスタ・アドレスをｇｅｔＬ、データＩ１０インター
フェイスであるか否かをチエツクする。データＩ１０イ
ンターフェイスである場合は１ビット・データを１ワー
ド・データに変換してマスク・データをセットし、出力
データ・レジスタにデータを書き込む、データＩ１０イ
ンターフェイスでない場合は、出力データ・レジスタに
データを書き込む。この出力データ・レジスタにデータ
を書き込む処理は共通処理である。

このような標準Ｉ１０ドライバＳＤを備えるため、多種
類のＩ１０ボードがシステムに装着される場合であって
も、Ｉ１０ボード毎に処理定義テーブルを生成してこの
処理定義テーブルに従ってＩ１０ボードにアクセスする
ため、各Ｉ１０ボード毎にドライバを備える必要はなく
、１個の損率Ｉ１０ドライバのみでパフォーマンスを落
とすことなく全てのＩ１０ボードとのアクセス処理に対
応することができる。また、１個の損率Ｉ１０ドライバ
で多種類のＩ１０ボードが使用できるため以後のＩ１０
ドライバ開発の工数が零となり、Ｉ１０ドライバを格納
するメモリ容量も少なくてすむ、更にＩ１０ボードのイ
ンターフェイスをレジスタ型またはコマンド型と規格化
したことにより、ユーザが任意にＩ１０ボードを設計し
てシステムに組み入れることもできる。

次に、このようなＣＰＵボード１０と、Ｉ１０バスｂｂ
を介して接続されるＩ１０ボードとのハードウェア的な
データ転送方式を第９図、第１０図を用いて説明する。

尚、第１図に示す構成図において、ＣＰＵボードｌＯの
Ｉ１０バスｂｂに対するＩ１０インターフェイス１０７
と、各１１０ボードＣＩ、Ｃ２のインターフェイスＣ１
１，１２とに、データ転送要求が発生した際にＩ１０バ
スｂｂ内の制御線上にストローブ信号５ＴＢ−を発生す
るストローブ信号発生手段を設ける。具体的には、ゲー
ト・アレイで構成したＩ１０インターフェイス１０７　
、Ｉ／ＦＣ１１゜１２に、データ転送要求に関連してス
トローブ信号５ＴＢ−を転送フレーム毎にＩ１０バスｂ
ｂに送出するような論理構成を付加する。

第９図は、ＣＰＵボード１０のデータ転送要求に応答し
てＩ１０ボードがＣＰＵボード１０ヘデータを転送する
場合のタイムチャートである。

ＣＰＵボード１０からデータ転送要求が発生すると、Ｃ
ＰＵボードｌｏはＩ１０バスｂｂにコントロール・フレ
ームＦＯとストローブ信号ＳＴＢ＊“Ｌ”を送出する。

コントロール・フレームＦＯはリード／ライトの区別、
データ・サイズ（２または４バイト〉、データの種類（
データまたはコントロール信号〉等を指定する転送モー
ド・ビット、バイト単位のアクセスを可能とするバイト
・イネーブル・ビット等が設定される。このコントロー
ル・フレームＦＯはストローブ信号５ＴＢ）Ｌ″の立ち
上がりエツジＳＯで有効とされる。

続いてＣＰＵボード１０は、アドレス・フレームＦｌ、
Ｆ２を送出する。これらのアドレス・フレームＦｌ、Ｆ
２は２バイトのフレームで構成され、２５６ＫＢのアド
レス空間を保障する。これらのアドレス・フレームＦｌ
、Ｆ２は、ストローブ信号５ＴＢ−“Ｌ”の立ち上がり
エツジＳ１．　Ｓ２で有効となる。

ここまでの期間Ｔ１は、ＣＰＵボード１０１Ｎ！！の動
作である。

以上のフレームＦＯ，Ｆｌ、Ｆ２を受け取ったＩ１０ボ
ードは期間Ｔ２において自分が選択されたか否かの判断
処理、自分が選択された場合はデータ送信準備処理等を
実行する。　選択されたＩ１０ボードは期間Ｔ３でＩ１
０バスｂｂ上に送信すべきデータ・フレームＦ３．Ｆ４
を送出する。

この場合、データは２バイトであり、同時に、このＩ１
０ボードは只トロープ信号５ＴＢ−“Ｌ”を送出する。

ストローブ信号ｓｒａ＊の立ち上がりエツジＳ３．　Ｓ
４でデータ・フレームＦ３．Ｆ４は有効とされる。

最後に、このＩ１０ボードは返信信号としてステイタス
・フレームＦ５をストローブ信号ＳＴＢ＊″Ｌ”ととも
に送出する。この１バイトのステイタス・フレームＦ５
は、当該Ｉ１０ボードの内部状態信号、例えばデータ正
常転送、エラー・スティタス、ボード故障状態等の各種
状態を設定する信号である。

尚、フレーム信号ＦＲＨ−は、データ転送サイクル中に
、その立ち下がりエツジで最初のフレームを示し、立ち
上がりエツジで最後のフレームを表わす信号であり、フ
レーミング・エラー検出のために利用される。また、デ
ータ方向指定信号ＤＤＩＲ＊はデータ転送サイクル中に
“Ｈ“の時はＣＰＵボードからＩ１０側へのフレーム転
送を示し、“Ｌ”の際はＩｌｏからＣＰＵボード側への
フレーム転送を示し、ＣＰＵボードとＩ１０ボードとの
データ衝突防止のため等に利用される０両信号ＦＲ１ｈ
ＤＤＩＲ＊はＩ１０バスｂｂの制御線上に送出される。

第１０図は、ＣＰＵボード１０からＩ１０ボード側へデ
ータ転送を行う場合のタイムチャートである。

この場合は、期間Ｔ４にてＣＰＵボード１０からコント
ロール・フレームＦＯ，アドレス・フレームＦ１．Ｆ２
、データ・フレームＦ３．Ｆ４がストローブ信号ＳＴＢ
＊“Ｌ”とともに出力され、期間Ｔ５にてＩ１０ボード
が必要処理を行った後、期間Ｔ６にてステイタス・フレ
ームＦ５とストローブ信号５ＴＢ−”　Ｌ”とを返信す
る。

このように、第９図及び第１０図を用いて説明したデー
タ転送方式によれば、各フレーム転出毎にＣＰＵボード
またはＩ１０ボードはストローブ信号ＳＴＢ本“Ｌ”を
送出して当該フレームを有効とするため、フレーム転送
に間しては同期式転送となり、データ転送サイクル全体
がらみれば、第９図の場合は期間ＴＩの処理と期間Ｔ３
の処理とが非同期式転送となり、第１０図の場合は期間
Ｔ４の処理と期間Ｔ６の処理とが非同期式転送となり、
同期式転送と非同期式転送との融合方式を実現できる。

第１１図はこのプログラマブル・コントローラの故障履
歴を記録する機能であり、プログラマブル・コントロー
ラ内部に、電源が切れたことを検出するｔ源断検出回路
２１、内部の温度異常を検出する嵩温異常検出回Ｆ！＠
２２、内部で実行しているソフトウェアの暴走等を検出
するソフトウェア異常検出回路２３等の異常検出回路を
設ける。

そして、いずれかの異常検出回路から異常検出信号が発
生すると、この検出信号を割込発生回路２４に入力して
ＣＰ　Ｕ　１（１１へ割り込みをかける。

当該割込信号を受けたＣ　Ｐ　Ｕ　１０１は、通常処理
２５から異常発生割込処理２６を開始する。

一方、ＣＰ　Ｕ　１０１は時計機能ＴＴを有しており、
異常発生割込処理２６を起動すると、異常発生の種類と
この異常が発生した時刻とを対応させ、時系列的に異常
発生を並べ、補助記憶装置２７にファイル形式で記憶し
ておく、補助記憶装置２７としてはデータメモリ１０６
が使用される。

後で、上位コンピュータ側から指定があれば、ＣＰ　Ｕ
　１０１は履歴続出処理２８を開始して、補助記憶装置
１Ｉｆ２７の内容を読み出して上位側へ送信することに
より、上位側のＣＲＴ表示装置、プリンタ等で第１２図
のようなテーブル形式で異常発生状況を外部へ出力する
ことができ、異常発生の内容と発生時刻、エラー解析と
その対策を容易に行うことができる。

続いて、本発明のプログラマブル・コントローラにおい
てラダー・プログラム実行時のエラー発生のラダー回路
、または所望のラダー回路の特定について述べる。

プログラマブル・コントローラは、例えばＲ３２３２Ｃ
，Ｒ３４２２等によりプログラム作成ツールに接続され
、一般的には第１３図に示すように、ラダー回路に各種
コメントが付加された形式でラダー・プログラムが設定
される。即ち、ラダー・プログラムには、第１段目にプ
ログラム名“ＴＢＳＴ”が設定され、タイトル“試運転
回路”、ラダー回路のステップ番号、複数のラダー回路
に対する回路コメント“緊急停止回路”、ラダー回路１
行毎に対応するサブコメント“運転条件、運転状態、・
・・”等が設定される。

そして、プログラマブル・コントローラはこのようなラ
ダー・プログラムを内部に格納して制御動作を実行して
いるが、シーケンス制御処理中に異常が発生した場合は
、プログラミング作成ツール等により全てのプログラム
・ステップを読み出してＣＲＴ表示画面上に表示し、故
障箇所を特定する。一方、ラダー回路は何千ステップも
あり、数十行程度しか表示できないＣＲＴ表示画面によ
り特定のラダー回路を捜し出すのは困難であるため、通
常はラダー回路を全てプリント・アウトし、このプログ
ラム・リストを現場に持ち込んで実際の回路とプログラ
ム上の回路とを対応させている。

しかしながら、このようなラダー回路特定方式はきわめ
て作業性が悪い。

本発明のプログラマブル・コントローラにあっては、次
に述べるような方式により、ラダー回路を特定する。

第１４図は、プログラマブル・コントローラのＣＰＵボ
ード１０にプログラミング・ツールを接続した構成図で
ある。ＣＰｔＪボード１０は説明の簡単のためにＣＰＵ
１０１　、Ｒ３２３２Ｃボート１１１　、　ＲＡＭ１０
６　、内部バスｂ１のみを表わす、また、プログラミン
グ・ツールは、ＣＰＵボード１０のＲ３２３２Ｃボート
１１１に接続され、表示部ＰＴＣＲＴ　、キーボード操
作部ＰＴＫＢ、主メモリＰＴＨＩ　。

補助メモリＰＴＭ２を有する。

上記したように、プログラミング・ツール上ではシーケ
ンス制御に対応してラダー回路を編集し、シーケンス・
プログラム・イメージ・ファイルＩＭＦに一旦保存し、
作成されたラダー・プログラムはＲ３２３２Ｃボート１
１１を介してＲＡ　Ｍ　１０６へ送信される。この時、
ラダー・プログラムとともに、ラダー回路と各種コメン
トとを対応させた回路／コメント対応テーブルＯＣＴも
同時に送信する。

この回路／コメント対応テーブルＣＣＴは回路上のコメ
ントの位置（ステップ番号）と後述するコメント・ファ
イルＣＦ上のコメント位置とを対応させるものである。

また、この回路／コメント対応テーブルＣＣＴにより、
プログラム変更があった場合でもラダー回路とそのコメ
ントとの位置付けを記憶できる。

これによ°すｃ　Ｐ　Ｕ　１０１は、送信されたシーケ
ンス・プログラムＳＱＰと回路／コメント対応テーブル
ＯＣＴを設定する。

更に、プログラミング・ツール側では補助記憶ＰＴＨ２
に、ラダー回路のステップ番号とこのにラダー回路に付
加されるコメントの内容とを対応させて格納したコメン
ト・ファイルＣＦを設定する。

第１５図はコメント・ファイルＣＦの内容を示し、第１
６図は回路／コメント対応テーブルＯＣＴの内容を示す
、このコメント・ファイルＣＦはプログラミング・ツー
ル側でなく、ＣＰＵボード１０測のＲＡ　Ｍ　１０６に
設定するようにしても良い、また、ステップ番号とサブ
コメントとを対応させたコメント・ファイルを追加設定
するようにしてもよい。

さて、プログラミング・ツール上でラダー回路の特定箇
所を探し出す場合の動作を第１７図を用いて説明する。

プログラミング・ツールはコメント・ファイルＣＦ、回
路／コメント対応テーブルＣＣＴの内容を読み出し、Ｃ
ＲＴ表示装置に次の表示画面３１，３２，３３．３４を
表示するように予め設定しておく。

プログラミング・ツールのＣＲＴ表示装置の初期画面は
回路モニタ・メニュー画面Ｓ１であり、これより回路コ
メント表示画面Ｓ２を選択すると、ＣＲＴ上に回路コメ
ント・リストを一覧表形式で表示する。この回路コメン
ト表示画面Ｓ２より更にサブコメント表示画面Ｓ３を選
択すると、当該回路コメントに含まれる全てのサブコメ
ントを表示する。そして、サブコメントに対応して回路
表示画面Ｓ４を選択すると、このサブコメントに対応す
るラダー回路を表示する。

即ち、第１３図のようなラダー・プログラムからあるラ
ダー回路を特定するには、回路コメントのリストを表示
して所望の回路コメントを選択し、更にこの回路コメン
トに含まれるサブコメントに対応するラダー回路を指定
して特定のラダー回路をＣＲＴ表示画面に表示すること
ができる。

尚、回路モニタ・メニュー画面Ｓ１または回路コメント
・リストＳ２から直接回路表示画面Ｓ４を選択するよう
にしても良い、また、各表示画面はページ更新スクロー
ル、ページ更新モニタリングを行うことができる。

このように、本発明のプログラマブル・コントローラで
は、コメント・ファイルと回路／コメント対応テーブル
を設定してこれを読み出し、ラダー回路に付加した各種
のコメントとラダー回路とを対応させて階層的にＣＲＴ
に表示するので、所望のラダー回路を直ちに検出するこ
とができる。

上記は回路調整時またはエラー発生時のラダー回路の探
索容易を実現したものであるが、次に、ラダー・プログ
ラムの作成、デバッグ時の動作の改善について述べる。

一般的に、ラダー・プログラムを採用するシーケンス制
御処理は、自己診断等の共通処理、Ｉ１０ボード側の入
力レジスタ及び出力レジスタの入出力リフレッシュ処理
、設定されたラダー・プログラムの実行、上位機器等に
対するサービス処理等からなる処理ルーチンで実行され
る。

本発明のプログラマブル・コントローラでは、シーケン
ス制御プログラム作成時はＩ１０ボード装着なしでもプ
ログラミングかつデバッグを行えるように、第１８図に
示すように、共通処理の次の入出力リフレッシュ処理を
省くようにした。これにより、Ｉ１０ボードなしでプロ
グラミング・ツール等のデバッガからの指示により、デ
バッグ動作を行うことができる。

第１９図は、本発明のプログラマブル・コントローラに
おけるラダー・プログラムのプログラミング機能の概念
図である。この国内の各々のブロックは本発明のプログ
ラマブル・コントローラのソフトウェア的な機能ブロッ
クである。

この図における各機能ブロックの動作は次の通りである
。

回路編集機能２０１はラダー回路の各回路要素を編集す
る機能であり、この機能を用いてプログラマはラダー回
路設計時に各回路要素のアドレスをデバイス名等に類似
した信号名で記述する。信号定義機能２０２は各回路要
素の信号名とアドレスとの対応を予め設定しておくテー
ブル形式の設定部である。コンパイル機能２０３は、回
路編集機能２０１で生成したラダー回路内の信号名とこ
れに対応する信号定義機能２０２からのアドレスとを参
照し、更にアドレス自動生ｒｔｉ、ｌ！ｉ能２０４から
の信号を参照して、実行形式のプログラムをシーケンス
処理部２０５へ送信するものである。アドレス自動生成
機能２０４は、信号定義機能２０２からの信号名に自動
的に詳細アドレスを割り付けるａ能ブロックである。

具体的にこれらの機能を利用してラダー・プログラムを
作成する手順を次に説明する。

プログラミング・ツール及び回路編集機能２０１により
、第２０図のようなラダー回路を生成する。

この時、リレー、出力部等の各回路要素はＳＷｌ、Ｃ０
ＩＬＩのように信号名で回路要素を設定しておく、但し
、信号名ＳＷＩ、ＳＷ２．Ｃ０ＩＬＩ。

Ｃ０ＩＬ２．ＩＲＬＩ、ＴＩＭＩ、ＣＮＴｌ、ＲＥＧＩ
については、第２１図のように信号定義機能２０２内に
アドレスＸ、Ｘ、Ｙ、Ｙ、１．Ｔ、Ｃ。

Ｄと予め対応させておく、ここで、Ｘは入力、Ｙは出力
、■は内部リレー、Ｔはタイマ、Ｃはカウンタ、Ｄはデ
ータ・レジスタを表わすアドレスである。

そして、コンパイル機能２０３にて各ラダー回路要素に
詳細アドレスが設定されていないものについては、アド
レス自動生成機能２０４について詳細アドレスを自動的
に割り付けるようにする。即ち、回路素子ＳＷＩにアド
レスＸのみが設定されていて詳細アドレスＸ×××が設
定されていなければ、詳細アドレスＸ００１を割り当て
る。この時、ラダー回路要素の信号名に付加される番号
の若い順から詳細アドレスを順番に設定していく、この
結果を第２２図に示す。即ち、信号名ＳＷ１にはアドレ
スＸ００１、信号名ＳＷ２名にはアドレスＸ００２とい
うように設定される。

次に、このようにしてコンパイル機能で得られた実行形
式のプログラムは、シーゲンス制御処理部で処理をする
が、デバッグ段階でＩ１０ボードが装着されていない状
態であっても第１８図の処理ルーチン図に示すように、
入出力リフレッシュ処理をバイパスするため、ＣＰＵボ
ード１０のみでＩ１０ボードの装着なしにデバッグ動作
を実行できる。そして、デバッグ結果により必要に応じ
て詳細アドレスを付は代える。

従って、各ラダー回路要素のアドレスを意識することな
く、信号名と詳細アドレスを自動的に対応付けできるた
めにシーケンス制御プログラムの設計が容易となり、ま
た、Ｉ１０ボード装着なしでデバッグ動作を実行でき、
シーゲンス処理に対応するリレー盤の設計終了前にラダ
ー・１０グラムの動作確認を行うことができる。

また、本発明のプログラマブル・コントローラは、何千
ステップにもなるラダー・プログラムについて、次のよ
うにして、工程毎にブロック分割してプログラミングす
るようにした。第２３図（ａ）、（ｂ）、（ｃ）にその
プログラミング方式を表わす。

第２３図（ａ）は工程１、（ｂ）は工程２、（Ｃ）は工
程５のラダー・プログラムの一部とする。

工程１の最終ステップには、本発明にて新たに定義した
起動命令″ＡＣＴ　ＰＲＯＧｌ、２”及び終了命令“Ｉ
ＮＡＣＴ　ＰＲＯＧｌ、１″を設定する。これにより、
工程１の制御動作が最終ステップに達すると、この工程
１のブロック・ラダー・プログラムＰＲＯＧ１．１を停
止して工程２のブロック・ラダー・プロダラムＰＲＯＧ
１．２を起動する。これにより工程２の制御動作が開始
する。

ブロック・ラダー・プログラムＰＲＯＧ１．２の最終ス
テップには当該ラダー・プログラムの停止命令“ＩＮＡ
ＣＴ　ＰＲＯＧｌ、２”と工程３，４．５の並列起動命
令“ＡＣＴ　ＰＲＯＧｌ、３”　、　　”ＡＣＴ　ＰＲ
ＯＧ２．１″“ＡＣＴ　ＰＲＯＧ３．１″が設定され、
これらの工程３．４．５が同時に起動される。

工程５は、工程３，４の終了を監視しており、工程３，
４．５の停止を検出すると、停止命令“Ｉ　Ｎ　Ａ　Ｃ
Ｔ　ＰＲＯＧ３．１″及び“ＡＣＴ　ＰＲＯＧｌ、１”
により、このシーケンス制御処理の開始ステップである
工程１に戻る。

このように、ラダー・プログラムの起動命令“ＡＣＴ”
及び停止命令“Ｉ　ＮＡＣＴ″を定義したので、何千に
もなる一連のシーケンス制御プログラムを数個のブロッ
クに分割して並行にプログラミングを行うことができる
。また、ラダー・プログラムどうしで起動、終了を通知
しあうので、ブロック分割したラダー・プログラムをそ
れぞれ複数のＣＰＵボードに設定してシーケンス制御動
作させることもできる。

第２４図は、ベーシック・プログラム処理を設定したＣ
ＰＵボード１１、ラダー・プログラム処理のみ設定した
ＣＰＵボード１２．１３．１４を組み合わせて実際の制
御ラインＬ上の制御対象Ｍを制御する例である。

尚、ＣＰＵボード１２にはラダー・プログラムＬＤＩ、
ＬＤ２を設定してＩ１０ボード群ｃｉｏを設置し、ＣＰ
Ｕボード１３にはラダー・プログラムＬＤ３．ＬＤ４．
ＬＤ５を設定してＩ１０ボード群Ｃ２０を設置し、ＣＰ
Ｕボード１４にはラダー・プログラムＬＤ６を設定して
Ｉ１０ボード群Ｃ３０を設置する。

ＣＰＵボード１１に設定するベーシック・プログラムの
例を第２５図に表わす。

また、各ラダー・プログラムＬＤＩ、ＬＤ２゜ＬＤ３．
ＬＤ４．ＬＤ５．ＬＤ６はそれぞれ制御対象Ｍに対する
一連のシーケンス制御プログラムであるが、上述したよ
うなブロック構成のラダー・プログラムであり、独立に
プログラミングすることができる。

ＣＰＵボード１１のベーシック・プログラムは、各ラダ
ー・プログラムに起動指令を与え、その終了指令を受け
るものである。

動作開始となると、ＣＰＵボード１１はＣＰＵボード１
２のラダー・プログラムＬＤ１、続いてラダー・プログ
ラムＬＤ２を起動する。これらのプログラムが終了する
と、このときのシーケンス処理結果に応じてＣＰＵボー
ド１３のラダー・プログラムＬＤ３．ｔたはＬＤ４を実
行する。プログラムＬＤ３またはＬＤ４を終了すると、
引き続き、ベーシック・プログラムは、ＣＰＵボード１
３内のラダー・プログラムＬＤ５とＣＰＵボード１４内
のラダー・プログラムＬＤ５とを並列に起動する。

このように、この図に示したシステムによれば、一連の
シーケンス制御動作をブロック分けしたシーケンス制御
プログラムを複数のプログラマブル・コントローラで操
作、処理することができ、効率のよいシーケンス制御処
理が可能である。

以上述べたように、本発明のプログラマブル・コントロ
ーラによれば、シーゲンス制御の処理速度の向上、シス
テム変更時の容易な再設計が実現でき、処理効率の高い
プログラマブル・コントローラを実現できる。

〈発明の効果〉 以上述べたように、本発明のプログラマブル・コントロ
ーラによれば、以下の効果を得る。

（１）１ビット処理プロセッサがプログラム・メモリか
ら直接プログラム命令を読み出して実行するため、プロ
セッサがプログラム命令を読み出して制御実行権を毎回
決定する必要がなく、その分処理速度が速くなるととも
に処理時の負担を軽減することができる。

（２）シーケンス制御処理と一般的なベーシック処理と
を交互に実行するため、効率的な処理を実現できる。

（３）実行する言語の種類を上位コンピュータから送信
することができるため、処理言語の変更が容易であり、
システム全体の構成の変更も容易である。

（４）Ｉ１０ボード・ドライバは標準ドライバであり、
設置するＩ１０ボード毎に設定する必要がないため、ド
ライバ設定操作が著しく削減でき、システム変更も容易
である。

（５）プロセッサとＩ１０ボードとのデータ転送は、デ
ータ転送もとからフレーム単位にストローブ信号ととも
に送信しデータ転送先は最後にステイタス・フレームを
送信するため、フレーム転送は同期式転送となり、プロ
セッサとＩ１０ボードとの全体のデータ転送は非同期式
転送となるため、サイクル毎に相互の応答を確認できシ
ステムの信頼性を高めることができ、また、非同期式転
送により応答速度の興なるＩ１０ボードを設置すること
ができる。

（６）ラダー回路のチエツク時はプログラミング・ツー
ル上でラダー回路に付加されるコメントにより階層的に
ＣＲ７画面に表示して調整すべきラダー回路を特定でき
、ラダー回路の抽出が容易である。

（７）ラダー回路作成時は信号名を付けるのみでアドレ
スを自動的に割り当てることができ、Ｉ１０ボード装着
なしでデバッグが容易となる。

（８）内部で発生した異常状態を記録することができる
ので、後で異常発生状況を容易に確認、解析することが
できる。

（９）何千ステップにもなるラダー・プログラムを各工
程毎にブロック単位で生成することができるので、１個
のシーケンス制御のプログラミングを分割して作成でき
プログラミングの効率を向上させることができる。

（１０）いくつかのラダー・プログラムをベーシック・
プログラムによりいくつかのプロセッサ・ボードで実行
するため、長いラダー・プログラムのみで全体の処理フ
ローを構成しなくてもよく、上位コンピュータは各々の
プロセッサ・ボードの実行状況を把握でき、最適タイミ
ングで相互のデータ通信を行うことができる。

【図面の簡単な説明】

第１図は本発明のプログラマブル・コントローラのプロ
セッサ・ボード及びＩ１０ボードの構成を表わす図、第
２図は本発明のプログラマブル・コントローラの動作を
説明するためのラダー・プログラムを表わす図、第３図
は本発明のプログラマブル・コントローラにおけるＢ　
Ｐ　Ｕ　１０２とＣＰＵ１０１の動作を説明するための
図、第４図は本発明のプログラマブル・コントローラの
シーケンス制御処理とベーシック処理との相関間係を表
わす図、第５図は本発明のプログラマブル・コントロー
ラに対して上位コンピュータから処理言語の設定を行う
場合のフローチャート、第６図は本発明のプログラマブ
ル・コントローラの標準Ｉ１０ドライバの動作を表わす
概念図、第７図は本発明のプログラマブル・コントロー
ラの標準Ｉ１０ドライバにおける処理定義テーブルの作
成方式を表わす図、第８図は本発明のプログラマブル・
コントローラの篠準Ｉ１０ドライバによるＩ１０カド・
アクセス手順を表わすフローチャート、第９図及び第１
０図は本発明のプログラマブル・コントローラのＣＰＵ
ボードとＩ１０ボードとのデータ転送を表わすタイムチ
ャート、第１１図は本発明のプログラマブル・コントロ
ーラに設置される異常記録装置の構成を表わす図、第１
２図は第１１図に表わした異常記録装置の情報を上位コ
ンピュータのＣＲＴに表示した場合を表わす図、第１３
図はプログラミング・ツールで生成した各種コメントを
付加したラダー回路を表わす図、第１４図は本発明のプ
ログラミング・ツールとラダー回路のステップ番号に対
応するコメントを表示する機能とを表わすブロック図、
第１５図は第１４図に示した機能内のコメント・ファイ
ルを表わす図、第１６図は第１４図に示した機能内の回
路／コメント対応テーブルを表わす図、第１７図は第１
４図の機能によるプログラミング・ツールのＣＲＴ画面
表示の遷移状態図、第１８図は本発明のプログラマブル
・コントローラの処理ルーチンを表わす図、第１９図は
本発明のプログラマブル・コントローラのラダー回路プ
ログラミング時の機能ブロックを表わす図、第２０図は
ラダー回路を生成した際の図、第２１図はラダー回路の
信号名とアドレスの対応表を表わす図、第２２図は第２
１図のラダー回路の信号名に詳細アドレスを割り当てた
際の図、第２３図（ａ）、（ｂ）、（Ｃ）はブロック毎
に作成したラダー・プログラムを表わす図、第２４図は
数枚のプログラマブル・コントローラによって一連のシ
ーゲンス制御プログラムを実行する場合を表わす図、第
２５図は第２４図のシステムを制御するベーシック・プ
ログラムの一例、第２６図はプログラマブル・コントロ
ーラを用いた一般的なシステムの構成を表わす図、第２
７図はシーゲンス制御プログラムの一例であるラダー・
プログラムの一部を表わす図、第２８図は第２７図のラ
ダー・プログラムに対応するプログラム命令を表わす図
、第２９図は従来のプログラマブル・コントローラ内の
プロセッサ・ボードの回路ブロック図である。 １０．１１．１２．１３・・・ＣＰＵボード、１０１・
・・プロセッサ、１０２・・・ＣＰＵゲート・アレイ、
１０３・・・１ビット処理プロセッサ、１０４・・・プ
ログラム・メモリ、１０５・・・ＲＯＭ、１０６・・・
データ・メモリ、 １０７・・・Ｉ１０インターフェイス、１０８・・・リ
アルタイム・クロック発生部、１０９・・・通信バッフ
ァ、 １１０・・・通信インターフェイス、 １１１・・・Ｒ３２３２Ｃボート、ｂｌ・・・内部バス
、ｂｂ・・・Ｉ１０バス、Ｂ・・・上位バス、８１・・
・実行権切換処理部、８２・・・タイマ、ｃｌ、ｃ２．
ｃ３・・・Ｉ１０ボード、ｃｌｏ、　ｃ２０．　ｃ３０
・・・Ｉ１０ボード群、ｃ　１１．　ｃ　１２．　ｃ２
１・・・インターフェイス、ｃ２２・・・８ビット・プ
ロセッサ、ｃ２３・・・メモリ、ｃ２４・・・インター
フェイス。 第２図 第３図 第５図 第７図 第１８図 第１９図 第２０図 第２１図 第２２図 ＲＥ　Ｇ　Ｉ　　　　　　ＤＵ　Ｌｌ　１第２４図 第２５図 し 第２３図 （ａ） （ｃ） 第２７図 第２８図

Claims (10)

【特許請求の範囲】
1. （１）制御対象と各種情報を授受するＩ／Ｏボード群と
   、シーケンス制御プログラムを実行して前記Ｉ／Ｏボー
   ド群を介して前記制御対象に制御信号を与えるプロセッ
   サ・ボードとから構成されるプログラマブル・コントロ
   ーラにおいて、 前記プロセッサ・ボードは、 全体を制御し、前記シーケンス制御プログラム内の命令
   の一部と、前記シーケンス制御プログラムの起動及び終
   了指示を行い汎用的な演算処理、情報処理または制御動
   作を行うベーシック・プログラムとを実行するプロセッ
   サと、 前記シーケンス制御プログラムが格納されるプログラム
   ・メモリに直接接続し、前記プログラム・メモリから順
   次命令を読み出して実行し、読み出した命令が前記プロ
   セッサで実行すべきシーケンス応用命令である場合はこ
   の命令を前記プロセッサに与える１ビット処理プロセッ
   サと、 一時的にデータを記憶するデータ・メモリと、自己診断
   プログラムを記憶する固定メモリと、上位コンピュータ
   との通信動作に関与する通信インターフェイスと、 前記制御対象と各種情報を授受するＩ／Ｏボードを接続
   するＩ／Ｏバスに結合するためのＩ／Ｏインターフェイ
   スと、 前記プロセッサと前記１ビット処理プロセッサと前記デ
   ータ・メモリと前記固定メモリと前記通信インターフェ
   イスと前記Ｉ／Ｏインターフェイスとを相互に結合する
   内部バスとを備えたプログラマブル・コントローラ。
2. （２）前記プロセッサに、前記シーケンス制御プログラ
   ムを一定時間実行すると前記シーケンス制御プログラム
   を停止して前記ベーシック・プログラムを一定時間実行
   する動作を繰り返す実行権切換制御手段を設けたことを
   特徴とする請求項（１）記載のプログラマブル・コント
   ローラ。
3. （３）前記上位コンピュータから実行すべきベーシック
   言語実行指令またはラダー言語実行指令またはベーシッ
   ク言語及びラダー言語実行指令のうちいずれかの実行指
   令を受け、指定された言語実行指令に対応した実行環境
   を生成する請求項（１）記載のプログラマブル・コント
   ローラ。
4. （４）前記プロセッサ・ボードに設定するＩ／Ｏドライ
   バは、立ち上がり時に、各Ｉ／Ｏボードについて、ボー
   ドＩＤ、ボードのインターフェイスの種類、チャネル数
   、コマンド・レジスタ・アドレス及びバッファ・アドレ
   スまたはデータ・レジスタ・アドレス、特殊処理が必要
   な場合はその特殊処理を指定するアドレスを読み出して
   テーブル形式で記憶する処理定義テーブルを設定し、デ
   ータ出力処理を行う際は前記処理定義テーブルを参照す
   ることを特徴とする請求項（１）記載のプログラマブル
   ・コントローラ。
5. （５）前記プロセッサ・ボード及び前記Ｉ／Ｏボード群
   にストローブ信号発生手段を設け、データ転送サイクル
   が開始すると、データ転送要求もとボードはフレーム送
   信毎にストローブ信号を送信して当該フレームを有効と
   し、データ転送要求先ボードはデータ・フレーム及びス
   テイタス・フレームまたはステイタス・フレーム送信毎
   にストローブ信号を送信してデータ転送サイクルを終了
   することを特徴とする請求項（１）記載のプログラマブ
   ル・コントローラ。
6. （６）異常の種類の数に対応して異常検出回路を設け、
   前記プロセッサは異常検出信号を割込信号として受け付
   けて内部のタイマ機能の示す時刻と異常検出の内容とを
   テーブル形式で記憶することを特徴とする請求項（１）
   記載のプログラマブル・コントローラ。
7. （７）前記ラダー言語で生成したラダー・プログラム内
   のラダー回路に付加するコメントを当該ラダー回路のス
   テップ番号に対応させて格納するコメント・ファイルと
   、当該ラダー回路のステップ番号と前記コメント・ファ
   イル中のコメント番号とを対応付けした回路／コメント
   ・テーブルとを設定し、プログラミング・ツールから回
   路コメント、ステップ番号、ラダー回路を読み出せるよ
   うにしたことを特徴とする請求項（１）記載のプログラ
   マブル・コントローラ。
8. （８）シーケンス制御処理ルーチン内の入出力リフレッ
   シュ処理を省略し、ラダー回路作成時は各回路要素に信
   号名を割り付け、予め設定した信号名／アドレス対応テ
   ーブルにより信号名とアドレスとを対応させ、コンパイ
   ル時点で詳細アドレスが割り当てられていないものにつ
   いては当該信号名に対応する詳細アドレスをアドレスの
   若い順に設定することを特徴とする請求項（１）記載の
   プログラマブル・コントローラ。
9. （９）ラダー・プログラムのプログラミング時に、一連
   のシーケンス制御動作をいくつかの工程に対応するブロ
   ックに分割し、各ブロックの最終ステップのラダー回路
   には次に実行すべきブロックを指定する命令と当該ブロ
   ックの処理停止を指定する命令とを設定し、ブロック単
   位にラダー・プログラムを設定かつ実行するようにした
   請求項（１）記載のプログラマブル・コントローラ。
10. （１０）ベーシック言語の処理をするプロセッサ・ボー
    ドと、シーケンス言語処理専用でありブロック構成のシ
    ーケンス制御プログラムを１個以上格納する少なくとも
    １枚以上のシーケンス言語処理専用のプロセッサ・ボー
    ドと、このシーケンス言語処理専用のプロセッサ・ボー
    ドの下位側に設置されて制御対象と制御情報を授受する
    Ｉ／Ｏボード群とから構成され、前記ベーシック言語の
    処理をするプロセッサ・ボードは、前記シーケンス言語
    処理専用のプロセッサ・ボード内の前記ブロック構成の
    シーケンス制御プログラムの各々に起動指示、終了指示
    を通知することを特徴とするプログラマブル・コントロ
    ーラ。