JPH03237677A - Ｉｃメモリ装置及びそのアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＤＲＡＭ等のＩＣメモリ装置及びそのアク
セス方法に関し、特にデータ続出時と書速時とでトラン
スファゲート内のトランジスタ対の相互コンダクタンス
を変更することにより、メモリセルのアクセスを高速化
したＩＣメモリ装置及びそのアクセス方法に関するもの
である。

［従来の技ｆｆ］ 一般に、ＤＲＡＭ等のＩＣメモリ装置においては、マト
リクス状に配置されたメモリセルアレイの各１行のメモ
リセルに対して１本のワード線が設けられ、各１列のメ
モリセルに対して２本ずつのビット線が設けられている
。そして、各メモリセルに対するデータの続出時及び書
込時には、１本のワード線が選択されると共に、トラン
スファゲートを介してビット線対がＩＯ線対に接続され
、ビット線対には相補的な信号が伝達されるようになっ
ている２ 第４図は一般的なＩＣメモリ装置の一部を示す構成図で
あり、ここでは、代表的に１つのメモリセルに関連する
周辺回路のみが示されている。

図において、（１）はメモリセルアレイであり、マトリ
クス状に配列されたメモリセル（１１）と、各行のメモ
リセル（１１〉に接続されて特定行のメモリセル（１１
）を選択するためのワード線（１２）と、各列のメモリ
セル（１１）に接続されたビット線〈１３）及びこのビ
ット線（１３〉に関連するビット線（１４）からなるビ
ット線対と、ビット線対間に設けられたＰ型センスアン
プ（１５）及びＮ型センスアンプ（１６〉とから槽底さ
れている。

ワード線（１２）は、マトリクス状の各１行のメモリセ
ル（１１〉につき１本ずつ設けられ、外部信号のうちの
ＲＡＳ”（行アドレス・ストローブ信号〉に応答して立
ち上がる行選択信号ＷＬを伝達するようになっている。

ここで、「８」は反転信号を表わしている。

各メモリセル（１１）に対するデータ書込時及び続出時
にデータ転送を行うビット線対〈１３）及び（１４）は
、各１列のメモリセル（１１）につき一対ずつ設けられ
、互いに相補的なデータ信号ＢＬ及びＢＬ”を伝達する
ようになっている。

Ｐ型センスアンプ（１５）は、ビット線対（１３）及び
（１４）間に接続されたＣＭＯＳフリップフロップ型の
ＰチャネルＦＥＴからなるトランジスタＴ１及びＴ２と
、各トランジスタＴ１及びＴ２と電源Ｖｃａとの間に接
続されたトランジスタＴ３とから構成されている。Ｐ型
センスアンプ駆動用のトランジスタＴ３は、そのゲート
に印加されるアンプ制御信号φ１により活性化されるよ
うになっている。

Ｎ型センスアンプ（１８〉は、ビット線対（１３）及び
（１４）間に接続されたＣＭＯＳフリップフロップ型の
ＮチャネルＦＥＴからなるトランジスタＴ４及びＴ５と
、各トランジスタＴ４及びＴ５とグランドとの間に接続
されたトランジスタＴ６とから構成されている。Ｎ型セ
ンスアンプ駆動用のトランジスタＴ６は、そのゲートに
印加されるアンプ制御信号φＫにより活性化されるよう
になっている。

（２）は各ビット線対（１３）及び（１４〉に接続され
たＩ１０トランスファゲート（以下、単にトランスファ
ゲートという）であり、ＮチャネルＦＥＴからなる一対
のトランジスタＴ７及びＴ８を含み、特定列のメモリセ
ル（１１）に対応したビット線対（１３〉及び（１４）
を選択するようになっている６各トランジスタＴ７及び
Ｔ８は、ゲート制御信号φ７により開閉されるようにな
っている。

（３〉はデータの入出力を制御するＩ１０部（以下、Ｉ
Ｏ部という）であり、トランスファゲート（２）を介し
てビット線対（１３）及び（１４）の各々に接続された
ＩＯ線対（３１）及び（３２）と、ＩＯ線（３１）及び
（３２）と電源Ｖｃｃとの間に接続されたＮチャネルＦ
ＥＴからなる一対のトランジスタＴ９及びＴＩＯと一１
０Ｉｌ（３１）及び（３２）に接続されたデータ続出用
のプリアンプ（３３）と、ＩＯ線（３１〉及び（３２）
に接続された書込バッファ（３４）とから構成されてい
る。

ＩＯ線対（３１）及び（３２）に伝達されるデータ信号
ＩＯ及びＩＯ本は、トランスファゲート（２＞、）ラン
ジスタＴ９ｊＩＯ及び書込バッファ（３４）の状態によ
って制御されるようになっている。各トランジスタＴ９
及びＴＩＯは、外部信号のうちのＷｌｌｉ”（書込信号
）に応答して立ち下がる切換信号φ−により開閉される
ようになっている。

外部からのデータを伝達するための書込バッファ（３４
〉は、電ｉｌｌ　Ｖ　ｅ　ｅとグランドとの間に挿入さ
れた相補的ＮチャネルＦＥＴブリッジからなる二対のト
ランジスタＴｌｌ〜Ｔ１４から構成され、外部信号のＷ
ＥＸ　（書込イネーブル信号）に応答して一方が立ち上
がる書込信号Ｉｗ及びＩｗ”により、書込時に相補的デ
ータをＩＯ線（３１）及び（３２）に伝達するようにな
っている。

第４図においては、メモリセル（１１）、ワード線（１
２）、ビット線対（１３〉、（１４）、トランスファゲ
ート（２）、ＩＯ線〈３１〉及び（３２）等をそれぞれ
１つのみ図示したが、複数個ずつ設けられていることは
言うまでもない。

第５図は第４図の動作を示すタイミングチャート図であ
り、ＲＡＳ”、ＣＡＳ”（列アドレス・ストローブ信号
）、ＷＥ”及びＡＤＤＲ（アドレス〉は外部信号である
。又、これらの他に、ＩＣメモリ装置の動作に関連して
入力される外部信号としては、ＤＡＴＡ（データ〉等が
ある。ここでは、ＲＡ　Ｓ　”及びＣＡＳ”によって選
択されたメモリセル（１１）に対して、書込信号Ｉ−に
従った逆データが書込まれる場合を示している。

次に、第５図を参照しながら、第４図に示した従来のＩ
Ｃメモリ装置アクセス方法の動作について説明する。

一般に、ＤＲＡＭは、種々の外部信号の入力によって動
作する。このうち、ＲＡＳ”、ＣＡＳ”及びＷＥ’は、
それぞれＬレベルで活性化状態となり、ＲＡＳ”及びＣ
ＡＳ”はアドレスＡＤＤＲを取り込み、ＷＥ”はＤＡＴ
Ａを取り込んで書込信号Ｉｓ及びニーを生成する。尚、
ＤＲＡＭ内のメモリセル（１１）からデータを読出すだ
けの場合は、Ｗ　Ｅ　ＸはＨレベルのままである。

まず、ＲＡＳ”がＬレベルになるときにＡＤＤＲの「Ｘ
Ｊが取り込まれると、所定遅延時間後に、Ｘアドレスに
対応したワード線（１２）が選択され、行選択信号ＷＬ
が立ち上がる。

このとき、ワード線（１２）に接続されたメモリセル（
１１）にｒＨ，のデータが書込まれていたとすると、ビ
ット線（１４〉のデータ信号ＢＬＸのレベルが微小電位
だけ下降し、ビット線（１３）及び（１４）間に微小の
電位差が生じる。

その後、アンプ制御信号φ、がＨレベルになり、Ｎ型セ
ンスアンプ（１６〉が動作すると、ビット線対（１３）
及び（１４）間の微小電位差は増幅され、ビット線（１
４〉のデータ信号ＢＬ”は、Ｌレベルに引き下げられる
。続いて、アンプ制御信号φＰｘがＬレベルになり、Ｐ
型センスアンプ（１５〉が動作すると、ビット線（１３
〉のデータ信号ＢＬは、Ｈレベルに引き上げられる。こ
うして、センスアンプ（１５〉及び〈１６〉により、ビ
ット線対（１３）及び（１４）の各データ信号ＢＬ及び
ＢＬ車は、それぞれＨレベル及びＬレベルとなる。

一方、ＣＡＳ”がＬレベルになったときにＡＤＤＲから
取り込まれたＹアドレスに対応する列デコーダが選択さ
れ、そのゲート制御信号φ１がＨレベルになると、トラ
ンスファゲート（２）内のトランジスタＴ７及びＴ８が
共にオンとなり、ビット線対（１３）及び（１４）と１
０線対〈３１〉及び（３２）とが接続される。

このとき、プリチャージ期間又は続出時であれば、切換
信号φｗＸがＨレベルのままであるため、各トランジス
タＴ９及びＴＩＯが導通しており、ＩＯ線対〈３１〉及
び（３２）は電源Ｖｃｃに接続されている。従って、ビ
ット線対〈１３）及び〈１４〉に接続される前のプリチ
ャージ期間において、各ＩＯ線（３１）及び（３２）は
、トランジスタＴ９及びＴＩＯの閾値電位Ｖ　？　Ｍだ
け電源Ｖｃｃより低い電位（Ｖｃｃ−Ｖ□）にプリチャ
ージされている。

その後、トランスファゲート（２）が導通して読出期間
になると、ＩＯ線対（３１〉及び（３２）にビット線対
〈１３）及び（１４）による電位差が生じ、この電位差
は、プリアンプ（３３）からメインアンプ（図示せず）
を介して増幅され、データとして外部に読出される。

一方、書込時においては、ＷＥ”に応答して切換信号φ
１がＬレベルになり、トランジスタＴ９及びＴ１０がオ
フとなって、ＩＯ線（３１〉及び（３２）を電源Ｖｃｃ
から切り離す。

これと同時に、外部信号のＤＡＴＡに応答して生成され
る相補的な書込信号Ｉｗ及びニーが書込バッファ（３４
〉内のトランジスタＴｌｌ〜Ｔ１４のゲートに印加され
る。ここでは、トランジスタＴ１２及びＴ１３のゲート
に印加される書込信号Ｉｓが■４レベルとなった場合を
示す７ これにより、トランジスタＴ１１及びＴ１４がオフ、又
、トランジスタＴ１２及びＴ１３がオンとなり、■Ｏ＆
！　（３１）ノデータ信号ＩＯはＬレベル、又、■ｏ線
（３２）のデータ信号ＩＯ”はＨレベルとなる。これら
のデータ信号ＩＯ及びＩＯ”は、トランスファゲート（
２）を介してビット線＜１３）及び（１４〉に伝達され
、データ信号ＢＬがＬレベル、データ信号ＢＬ”がＨレ
ベルとなる。従って、ビット線対（１３）及び（１４〉
を介して、初期データとは逆のデータがメモリセル（１
１）に書込まれる。

このように、特定行のワード線（１２）に設けられたメ
モリセル（１１）と、メモリセル（１１）に関連するビ
ット線対〈１３〉及び（１４）とを選択し、特定列のト
ランスファゲートく２）を導通させて、選択されたビッ
ト線対（１３〉及び（１４〉をＩＯ線対（３１）及び（
３２）に接続し、メモリセル（１１）に対してデータの
読出し及び書込みを行うことができる。

このとき、アクセス時間を決定するデータ読出し時間を
短縮するためには、ゲート制御信号φＹを早くＨレベル
にして、ビット線対（１３）及び〈１４）とＩＯ線対〈
３１）及び（３２）とを接続するトランスファゲート（
２）を速やかにオン状態にする必要がある。

しかし、ＩＯ線対（３１）及び（３２）は、Ｖｅｃ　　
Ｖ？Ｈの電位にプリチャージされているので、トランス
ファゲート（２）がオンになる瞬間、即ち、ゲート制御
信号φ７がＨレベルになるときに、データ信号ＢＬ及び
ＢＬ”は、Ｈレベル側に浮き上がる（第５図の破線参照
）。

又、トランスファゲート（２）内のトランジスタＴ７及
びＴ８の相互コンダクタンスｇ−が、製造上のバラツキ
によりアンバランスとなった場合は、各データ信号Ｂｌ
−及びＢＬ”の浮き上がりレベルに差が生じる。特に、
ビット線（１３〉及び（１４〉間の電位差が小さい期間
にトランスファゲート（２）がオン状態になると、Ｌレ
ベルになるべきビット線（１４）のデータ信号ＢＬ”が
浮き上がり、センスアンプ（１５）及び（１６）が誤動
作する可能性がある。

このような誤動作を防止するため、従来は、ゲート接続
するφアの立ち上がりタイミングを十分遅らせるか、又
は、トランスファゲート（２）内のトランジスタＴ７と
Ｔ８との相互コンダクタンスｇ−を十分小さくするとい
う方法をとっている。

しかし、前者の方法は、明らかにデータ続出時間が遅れ
てしまう。又、後者の方法は、ＩＯ線対（３１）及び（
３２）とビット線対（１３）及び（１４〉とを接続する
トランスファゲート（２）の相互コンダクタンスを小さ
くし過ぎると、第５図のように逆データを書込む場合に
、センスアンプ（１５）及び（１６〉を反転させること
ができなくなってしまう。

［発明が解決しようとする課題］ 従来のＩＣメモリ装置及びそのアクセス方法は以上のよ
うに、トランスファゲート（２）内のトランジスタＴ７
及びＴ８間の相互コンダクタンスｇｍを変えることがで
きないため、ビット線（１３）及び（１４）のデータ信
号ＢＬ及びＢＬ’を反転できるという制約条件のもとで
しかトランスファゲート（２）の相互コンダクタンスｇ
ＴＩｌを小さくすることができず、製造上のバラツキを
考慮した場合、センスアンプ（１５）及び（１６〉の誤
動作を確実に防止し且つアクセス時間を短縮することが
できないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、トランスファゲート内のトランジスタ間の相
互コンダクタンスに製造上のバラツキが生じたとしても
、十分早くトランスファゲートをオンさせてデータ読出
し時間を短縮し、且つ、センスアンプを確実に反転でき
るＩＣメモリ装置及びそのアクセス方法を得ることを目
的とする。

［課題を解決するための手段コ この発明に係るＩＣメモリ装置は、トランスファゲート
内のトランジスタ対を、ゲート制御信号に応じて相互コ
ンダクタンスが変化するＦＥＴで構成したものである。

又、この発明に係るＩＣメモリ装置のアクセス方法は、
ビット線対をＩＯ線対に接続するときにはトランスファ
ゲート内のトランジスタ対の相互コンダクタンスを比較
的小さく設定し、データ書込時にはトランジスタ対の相
互コンダクタンスを接続時より大きく設定したものであ
る。

［作用］ この発明においては、ビット線対と１０線対とを接続す
る期間はトランスファゲート内のＦＥＴの相互コンダク
タンスの値を小さくし、その後、データ書込時には、相
互コンダクタンスの値を大きくする。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるＩＣメモリ装置のトラン
スファゲートを示す回路図である。

第１図において、図示しない部分の構成は第４図と同様
であり、（１３）、　（１４）、（３１〉〜（３４）、
ＢＬ、ＢＬ”、φ７、ＩＯ，ＩＯ”、Ｔ９及びＴＩＯは
前述と同様のものである。

（２０）は第４図の（２）に対応するトランスファゲー
トであり、ＮチャネルＦＥＴからなりゲート制御信号φ
アによりオンオフされるトランジスタ丁２１及びＴａ２
と、ＮチャネルＦＥＴからなり切換信号φｗａｇの相補
的信号であるゲート制御信号φ１によりオンオフされる
トランジスタＴ２２及びＴａ２とから構成されている。

トランジスタＴ２１及びＴ２２は、ビット線（１３）と
ＩＯ線（３１）との間に並列に接続され、１つのトラン
ジスタとして機能している。又、トランジスタＴ３１及
びＴａ２は、ビット線（１４）とＩＯ線（３２）との間
に並列に接続されており、同様に１つのトランジスタと
して機能している。そして、各一対のトランジスタから
なるトランジスタ対は、ゲート制御信号φア及びφ嘗に
応じて相互コンダクタンスが変化するように構成されて
いる。

第２図は第１図の動作を示すタイミングチャート図であ
る。第２図において、ＲＡＳ”、ＣＡＳ”ＷＥ”、ＡＤ
ＤＲ、ＷＬ　、　φ８、　φｐ　　、　φｍ”、　■　
−及びＩｓ”は第５図と同様であり、書込時にＨレベル
となるゲート制御信号φＷが追加された点のみが前述と
異なっている。

次に、第１図、第２図及び第４図を参照しながら、この
発明の一実施例によるＩＣメモリ装置の動作及びアクセ
ス方法について説明する。

前述と同様に、まず、ＲＡＳ”及びＣＡＳ”によりメモ
リセル（１１）が選択され、アンプ制御信号φ。

及びφｉにより各センサアンプ（１６〉及び（１５）が
動作した後、最初にビット線対（１３〉及び（１４）と
ＩＯ線対（３１）及び（３２）とを接続するためのゲー
ト制御信号φ１がＨレベルとなる。

このとき、ゲート制御信号φ１は、トランスファゲート
（２０）を構成するトランジスタ対の各一方のゲートに
印加され、トランジスタＴ２１及びＴａ２のみをオン状
態にする。又、ゲート制御信号φ−はＬレベルであるた
め、トランジスタ対の各他方のトランジスタＴ２２及び
Ｔａ２はオフ状態である。

従って、並列トランジスタＴ２１及びＴ２２とＴａ２及
びＴａ２とからなるトランジスタ対の相互コンダクタン
スｇｗは小さい状態となり、トランスファゲート（２０
〉の導通時のデータ信号ＢＬ８の浮き上がり（第２図の
破線参照）はほとんど発生しない。

その後、ＷＥｘがＬレベルとなって書込モードになると
、ゲート制御信号φ智がＨレベルとなるため、他方のト
ランジスタＴ２２及びＴａ２もオン状態となり、トラン
スファゲート（２０）内のトランジスタ対の相互コンダ
クタンス帥は大きい状態となる。

従って、ＩＯ線（３１）及び（３２）のデータ信号ＩＯ
及びＩＯ”を、トランスフアゲ−）　（２０）を介して
ビット線（１３）及び（１４）に転送し、データ信号Ｂ
Ｌ及びＢＬＸを確実に反転して逆データを書込むことが
できる。

このように、トランスファゲート（２０〉内のトランジ
スタ対の相互コンダクタンスｇ−を、ビット線（１３）
及び（１４）とＩＯ線（３１）及び（３２）との接続時
には比較的小さく設定し、データ書込時には大きく設定
することにより、誤動作を防止すると共にアクセス時間
を短縮することができる。

尚、上記実施例では、並列接続された各一対のトランジ
スタＴ２１及びＴ２２とＴａ２及びＴａ２とによりトラ
ンジスタ対を構成し、それぞれをオンオフ制御すること
により相互コンダクタンスｇｗを変更するようにしたが
、第４図の従来装置をそのまま用いて、ゲート制御信号
φＹのレベルのみを変更してもよい。

第３図はこの発明によるＩＣメモリ装置のアクセス方法
の他の実施例を示すタイミングチャート図であり、適用
されるＩＣメモリ装置は第４図の従来装置のままである
。

この場合、ビット線対（１３）及び（１４〉とＩＯ線対
（３１）及び（３２）との接続時（データ読出時〉にお
いて、ゲート制御信号φアのレベルが異なる点を除けば
、第５図のタイミングチャート図と同様である。

即ち、アンプ制御信号φＮ及びφＰ′によりセンサアン
プ（１５）及び（１６）が動作した後、最初にビット線
対（１３）及び（１４〉とＩＯ線対（３１）及び（３２
）とを接続する場合には、トランスファゲート（２）内
のトランジスタＴ７及びＴ８の閾値■ア、２より高いが
、電源Ｖｃｅより低いレベルＶＬのゲート制御信号φア
を印加する。

これにより、トランスファゲート（２）内のトランジス
タ対Ｔ７及びＴ８の相互コンダクタンスｇ■は小さい状
態となり、ＩＯ線対（３１）及び（３２）の接続による
ビット線対（１３〉及び（１４）のデータ信号ＢＬ及び
ＢＬＸの浮き上がりは防止される。即ち、製造上のバラ
ツキによりトランスファゲート（２）にアンバランスが
生じても、ビット線（１３〉及び（１４）の浮き上がり
が小さいためセンサアンプ〈１５）及び（１６）が誤動
作することはない。従って、センサアンプ（１５）及び
（１６）の動作直後に、トランスファゲート〈２）をオ
ン状態にすることができ、アクセス時間を短縮すること
ができる。

その後、ＷＥ”の立ち下がりに応答する切換信号φ−に
よってデータ書込状態になると、ゲート制御信号φ７は
高いレベルＶ、Ｉになり、トランスファゲート（２）の
相互コンダクタンス帥は大きい状態となる。従って、セ
ンサアンプ（１５）及び（１６）を反転して、ビット線
対（１３）及び（１４〉のレベルを容易に反転すること
ができ、逆データであってもメモリセル（１１）に確実
に書込むことができる。

［発明の効果］ 以上のようにこの発明によれば、トランスファゲート内
のトランジスタ対を、ゲート制御信号に応じて相互コン
ダクタンスが変化するＦＥＴで楕威し、ビット線対をＩ
Ｏ線対に接続するときには、トランスファゲート内のト
ランジスタ対の相互コンダクタンスを比較的小さく設定
してビット線対のレベル浮き上がりを防止し、データ書
込時には、トランジスタ対の相互コンダクタンスを接続
時より大きく設定してセンスアンプを確実に反転させる
ようにしたので、トランスファゲート内のトランジスタ
間の相互コンダクタンスに製造上のバラツキが生じたと
しても、十分早くトランスファゲートをオンさせてアク
セス時間及びデータ読出し時間を短縮することができ、
且つ確実にデータ書込を行うことができるＩＣメモリ装
置及びそのアクセス方法が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＩＣメモリ装置の要
部を示す回路図、第２図は第１図の動作を説明するため
のタイミングチャート図、第３図はこの発明によるＩＣ
メモリ装置のアクセス方法の他の実施例を示すタイミン
グチャート図、第４図は従来のＩＣメモリ装置を示す構
成図、第５図は第４図の動作を説明するためのタイミン
グチャート図である。 （１）・・・メモリセルアレイ （１１〉・・・メモリセル　　　（１２）・・・ワード
線（１３）、（１４）・・・ビット線対 （２）、＜２０）・・・トランスファゲートＴ７、Ｔ８
・・・トランジスタ対（ＦＥＴ）Ｔ２１．Ｔ２２、Ｔａ
２．Ｔａ２・・・トランジスタ対（ＦＥＴ）（３１）、
（３２）・・・ＩＯ線対 φＹ、φ−・・・ゲート制御信号 尚、図中、同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）メモリセルアレイ内の特定行のメモリセルを選択
   する複数のワード線と、 前記メモリセルの各々に接続されたビット線及びこのビ
   ット線に関連するビット線からなる複数のビット線対と
   、 前記ビット線の各々に接続されたトランジスタ対からな
   り、特定列のメモリセルに対応したビット線対を選択す
   る複数のトランスファゲートと、 これらトランスファゲートを介して前記ビット線対の各
   々に接続された複数のＩＯ線対と、を備えたＩＣメモリ
   装置において、 前記トランジスタ対は、ゲート制御信号に応じて相互コ
   ンダクタンスが変化するＦＥＴで構成されたことを特徴
   とするＩＣメモリ装置。
2. （２）メモリセルアレイ内の特定行のワード線に接続さ
   れたメモリセル及びこれらメモリセルに関連する複数の
   ビット線対を選択し、 特定列のトランスファゲートを導通させて、選択された
   前記ビット線対のうちの１つをＩＯ線対に接続し、 接続された前記ビット線対及び前記ＩＯ線対を介して、
   前記メモリセルに対してデータの読出し及び書込みを行
   うＩＣメモリ装置のアクセス方法において、 前記ビット線対を前記ＩＯ線対に接続するときには前記
   トランスファゲート内のトランジスタ対の相互コンダク
   タンスを比較的小さく設定し、データ書込時には前記ト
   ランジスタ対の相互コンダクタンスを前記接続時より大
   きく設定したことを特徴とするＩＣメモリ装置のアクセ
   ス方法。