JPH0531238B2 - - Google Patents
Info
- Publication number
- JPH0531238B2 JPH0531238B2 JP1253569A JP25356989A JPH0531238B2 JP H0531238 B2 JPH0531238 B2 JP H0531238B2 JP 1253569 A JP1253569 A JP 1253569A JP 25356989 A JP25356989 A JP 25356989A JP H0531238 B2 JPH0531238 B2 JP H0531238B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- amplifier circuit
- transistor
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、たとえばSRAM（スタテイツク型ラ
ンダムアクセスメモリ）などの半導体メモリに用
いられるセンスアンプ回路に関する。
ンダムアクセスメモリ）などの半導体メモリに用
いられるセンスアンプ回路に関する。
（従来の技術）
半導体メモリにおけるビツト線データ読出用の
センスアンプ回路は、従来、例えば第４図に示す
ような二段構成出力反転型センスアンプ回路が用
いられている。即ち、BL，はメモリセルアレ
イの各カラムの一対のビツト線、SA１およびSA
２はそれぞれ上記一対のビツト線BL，の電位
差を検知・増幅する一段目の第１、第２のセンス
アンプ回路、SA３は第１、第２のセンスアンプ
回路の各出力間の電位差を検知・増幅する二段目
の第３のセンスアンプ回路である。これらの第１
〜第３のセンスアンプ回路SA１〜SA３は、それ
ぞれＰチヤンネルカレントミラー負荷を有するチ
ヤンネル入力型のCMOS差動センスアンプ回路
からなる。
センスアンプ回路は、従来、例えば第４図に示す
ような二段構成出力反転型センスアンプ回路が用
いられている。即ち、BL，はメモリセルアレ
イの各カラムの一対のビツト線、SA１およびSA
２はそれぞれ上記一対のビツト線BL，の電位
差を検知・増幅する一段目の第１、第２のセンス
アンプ回路、SA３は第１、第２のセンスアンプ
回路の各出力間の電位差を検知・増幅する二段目
の第３のセンスアンプ回路である。これらの第１
〜第３のセンスアンプ回路SA１〜SA３は、それ
ぞれＰチヤンネルカレントミラー負荷を有するチ
ヤンネル入力型のCMOS差動センスアンプ回路
からなる。
第のセンスアンプ回路SA１は、それぞれのゲ
ートが対応してビツト線BL，に接続され、そ
れぞれのソースが接地電位Vssに共通接続された
入力用のＮチヤネルトランジスタＮ１１，Ｎ１２
と、それぞれのソースが電源電位Vccに共通接続
され、それぞれのゲートが共通接続され、それぞ
れのドレインが対応してＮチヤネルトランジスタ
Ｎ１１，Ｎ１２のドレインに接続された負荷用の
ＰチヤネルトランジスタＰ１１，Ｐ１２とからな
り、ＰチヤネルトランジスタＰ１１のゲート・ド
レインが接続されており、Ｎチヤネルトランジス
タＮ１２のドレインから出力が取出される。これ
により、ビツト線の電位がビツト線BLの電位
よりも低くなつてた時に高レベル“Ｈ”を出力
し、ビツト線BLの電位がビツト線の電位より
も低くなつた時に低レベル“Ｌ”を出力する。す
なわち、BLを正転出力するアンプである。
ートが対応してビツト線BL，に接続され、そ
れぞれのソースが接地電位Vssに共通接続された
入力用のＮチヤネルトランジスタＮ１１，Ｎ１２
と、それぞれのソースが電源電位Vccに共通接続
され、それぞれのゲートが共通接続され、それぞ
れのドレインが対応してＮチヤネルトランジスタ
Ｎ１１，Ｎ１２のドレインに接続された負荷用の
ＰチヤネルトランジスタＰ１１，Ｐ１２とからな
り、ＰチヤネルトランジスタＰ１１のゲート・ド
レインが接続されており、Ｎチヤネルトランジス
タＮ１２のドレインから出力が取出される。これ
により、ビツト線の電位がビツト線BLの電位
よりも低くなつてた時に高レベル“Ｈ”を出力
し、ビツト線BLの電位がビツト線の電位より
も低くなつた時に低レベル“Ｌ”を出力する。す
なわち、BLを正転出力するアンプである。
第２のセンスアンプ回路SA２は、それぞれの
ゲートが対応してビツト線BL，に接続され、
それぞれのソースが接地電位Vssに共通接続され
た入力用のＮチヤネルトランジスタＮ２１，Ｎ２
２と、それぞれのソースが電源電位Vccに共通接
続され、それぞれのゲートが共通接続され、それ
ぞれのドレインが対応してＮチヤネルトランジス
タＮ２１，Ｎ２２のドレインに接続された負荷用
のＰチヤネルトランジスタＰ２１，Ｐ２２とか
ら、ＰチヤネルトランジスタＰ２２のゲート・ド
レインが接続されており、Ｎチヤネルトランジス
タＮ２１のドレインから出力が取出される。これ
により、ビツト線BLの電位がビツト線の電位
よりも低くなつた時に“Ｈ”レベルを出力する。
すなわち、を正転出力するアンプである。
ゲートが対応してビツト線BL，に接続され、
それぞれのソースが接地電位Vssに共通接続され
た入力用のＮチヤネルトランジスタＮ２１，Ｎ２
２と、それぞれのソースが電源電位Vccに共通接
続され、それぞれのゲートが共通接続され、それ
ぞれのドレインが対応してＮチヤネルトランジス
タＮ２１，Ｎ２２のドレインに接続された負荷用
のＰチヤネルトランジスタＰ２１，Ｐ２２とか
ら、ＰチヤネルトランジスタＰ２２のゲート・ド
レインが接続されており、Ｎチヤネルトランジス
タＮ２１のドレインから出力が取出される。これ
により、ビツト線BLの電位がビツト線の電位
よりも低くなつた時に“Ｈ”レベルを出力する。
すなわち、を正転出力するアンプである。
第３のセンスアンプ回路SA３は、それぞれの
ゲートが対応して第１のセンスアンプ回路SA１
の出力カノード４１および第２のセンスアンプ回
路SA２の出力ノード４２に接続され、それぞれ
のソースが接地電位Vssに共通接続された入力用
のＮチヤネルトランジスタＮ３１，Ｎ３２と、そ
れぞれのソースが電源電位Vccに共通接続され、
それぞれのゲートが共通接続され、それぞれのド
レインが対応してＮチヤンネルトランジスタＮ３
１，Ｎ３２のドレインに接続された負荷用のＰチ
ヤネルトランジスタＰ３１，Ｐ３２とからなり、
ＰチヤネルトランジスタＰ３２のゲート・ドレイ
ンが接続されており、ＮチヤネルトランジスタＮ
３１のドレイン（出力ノード４３）から出力が取
出される。すなわち、第１のセンスアンプ回路
SA１のデータを反転出力するアンプである。こ
れにより、第２のセンスアンプ回路SA２の出力
電位が第１のセンスアンプ回路SA１の出力電位
よりも低い時に“Ｌ”レベルを出力し、逆に、第
１のセンスアンプ回路SA１の出力電位が第２の
センスアンプ回路SA２の出力電位よりも低い時
に“Ｈ”レベルを出力する。
ゲートが対応して第１のセンスアンプ回路SA１
の出力カノード４１および第２のセンスアンプ回
路SA２の出力ノード４２に接続され、それぞれ
のソースが接地電位Vssに共通接続された入力用
のＮチヤネルトランジスタＮ３１，Ｎ３２と、そ
れぞれのソースが電源電位Vccに共通接続され、
それぞれのゲートが共通接続され、それぞれのド
レインが対応してＮチヤンネルトランジスタＮ３
１，Ｎ３２のドレインに接続された負荷用のＰチ
ヤネルトランジスタＰ３１，Ｐ３２とからなり、
ＰチヤネルトランジスタＰ３２のゲート・ドレイ
ンが接続されており、ＮチヤネルトランジスタＮ
３１のドレイン（出力ノード４３）から出力が取
出される。すなわち、第１のセンスアンプ回路
SA１のデータを反転出力するアンプである。こ
れにより、第２のセンスアンプ回路SA２の出力
電位が第１のセンスアンプ回路SA１の出力電位
よりも低い時に“Ｌ”レベルを出力し、逆に、第
１のセンスアンプ回路SA１の出力電位が第２の
センスアンプ回路SA２の出力電位よりも低い時
に“Ｈ”レベルを出力する。
次に、上記二段構成出力反転型センスアンプ回
路の動作について、第５図および第６図を参照し
て説明する。メモリの読出動作に際して、まず、
プリチヤージ期間にビツト線BL，はそれぞれ
“Ｈ”レベルにプリチヤージされるものとする。
この後、メモリセルから例えば“Ｈ”データが読
出された時に、ビツト線の電位がVss電位側
に引き落とされてビツト線BLの電位（“Ｈ”レベ
ルのままである）との間に微少な電位差が生じる
と、第１のセンスアンプ回路SA１が“Ｈ”レベ
ルを出力し、第２のセンスアンプ回路SA２が
“Ｌ”レベルを出力するので、第３のセンスアン
プ回路SA３が“Ｌ”レベルを出力する。
路の動作について、第５図および第６図を参照し
て説明する。メモリの読出動作に際して、まず、
プリチヤージ期間にビツト線BL，はそれぞれ
“Ｈ”レベルにプリチヤージされるものとする。
この後、メモリセルから例えば“Ｈ”データが読
出された時に、ビツト線の電位がVss電位側
に引き落とされてビツト線BLの電位（“Ｈ”レベ
ルのままである）との間に微少な電位差が生じる
と、第１のセンスアンプ回路SA１が“Ｈ”レベ
ルを出力し、第２のセンスアンプ回路SA２が
“Ｌ”レベルを出力するので、第３のセンスアン
プ回路SA３が“Ｌ”レベルを出力する。
この場合、第１のセンスアンプ回路SA１の動
作時間に着目すると、第１のセンスアンプ回路
SA１の出力レベルが決定するまでの動作にゲー
ト１段分の遅延が生じる。即ち、Ｎチヤネルトラ
ンジスタＮ１１はプリチヤージ期間中からゲート
に“Ｈ”レベルのビツト線BL電位が与えられて
いるのでオン状態のままであり、このＮチヤネル
トランジスタＮ１１のドレインにゲートが接続さ
れている負荷用のＰチヤネルトランジスタＰ１
１，Ｐ１２もオン状態のままである。これに対し
て、ＮチヤネルトランジスタＮ１２は、ゲート電
位（ビツト線電位）が低下することによりオ
フ状態になるので、ゲート１段分の遅延が生じ
る。
作時間に着目すると、第１のセンスアンプ回路
SA１の出力レベルが決定するまでの動作にゲー
ト１段分の遅延が生じる。即ち、Ｎチヤネルトラ
ンジスタＮ１１はプリチヤージ期間中からゲート
に“Ｈ”レベルのビツト線BL電位が与えられて
いるのでオン状態のままであり、このＮチヤネル
トランジスタＮ１１のドレインにゲートが接続さ
れている負荷用のＰチヤネルトランジスタＰ１
１，Ｐ１２もオン状態のままである。これに対し
て、ＮチヤネルトランジスタＮ１２は、ゲート電
位（ビツト線電位）が低下することによりオ
フ状態になるので、ゲート１段分の遅延が生じ
る。
一方、第２のセンスアンプ回路SA２の動作時
間に着目すると、第２のセンスアンプ回路SA２
の出力レベルが決定するまでの動作にゲート２段
分の遅延が生じる。即ち、Ｎチヤネルトランジス
タＮ２１はプリチヤージ期間中からゲートに
“Ｈ”レベルのビツト線BL電位が与えられている
のでオン状態のままである。これに対して、Ｎチ
ヤネルトランジスタＮ２２は、ゲート電位（ビツ
ト線電位）が低下することによりオフ状態に
なるので、ゲート１段分の遅延が生じる。さら
に、このＮチヤネルトランジスタＮ２２がオフ状
態になつてそのドレインの電位が“Ｈ”レベルに
なり３このドレインにゲートが接続されている負
荷用のＰチヤネルトランジスタＰ２１，Ｐ２２が
オフ状態になるので、ここでもゲート１段分の遅
延が生じる。
間に着目すると、第２のセンスアンプ回路SA２
の出力レベルが決定するまでの動作にゲート２段
分の遅延が生じる。即ち、Ｎチヤネルトランジス
タＮ２１はプリチヤージ期間中からゲートに
“Ｈ”レベルのビツト線BL電位が与えられている
のでオン状態のままである。これに対して、Ｎチ
ヤネルトランジスタＮ２２は、ゲート電位（ビツ
ト線電位）が低下することによりオフ状態に
なるので、ゲート１段分の遅延が生じる。さら
に、このＮチヤネルトランジスタＮ２２がオフ状
態になつてそのドレインの電位が“Ｈ”レベルに
なり３このドレインにゲートが接続されている負
荷用のＰチヤネルトランジスタＰ２１，Ｐ２２が
オフ状態になるので、ここでもゲート１段分の遅
延が生じる。
一方、第３のセンスアンプ回路SA３の動作時
間に着目すると、第１のセンスアンプ回路SA１
の“Ｈ”レベル出力および第２のセンスアンプ回
路SA２の“Ｌ”レベル出力を受けてから第３の
センスアンプ回路SA３の出力が“Ｌ”レベルに
決定するまでの動作に、ゲート２段分の遅延が生
じる。即ち、第１のセンスアンプ回路SA１から
の“Ｈ”レベル入力によりＮチヤネルトランジス
タＮ３１がオン状態になり、この後、第２のセン
スアンプ回路SA２から“Ｌ”レベルが入力する。
これにより、基本的には第２のセンスアンプ回路
SA２と同様、ＮチヤネルトランジスタＮ３２お
よびＰチヤネルトランジスタＰ３１，Ｐ３２が順
次オフ状態になる動作に伴つてゲート２段分の遅
延が生じる。
間に着目すると、第１のセンスアンプ回路SA１
の“Ｈ”レベル出力および第２のセンスアンプ回
路SA２の“Ｌ”レベル出力を受けてから第３の
センスアンプ回路SA３の出力が“Ｌ”レベルに
決定するまでの動作に、ゲート２段分の遅延が生
じる。即ち、第１のセンスアンプ回路SA１から
の“Ｈ”レベル入力によりＮチヤネルトランジス
タＮ３１がオン状態になり、この後、第２のセン
スアンプ回路SA２から“Ｌ”レベルが入力する。
これにより、基本的には第２のセンスアンプ回路
SA２と同様、ＮチヤネルトランジスタＮ３２お
よびＰチヤネルトランジスタＰ３１，Ｐ３２が順
次オフ状態になる動作に伴つてゲート２段分の遅
延が生じる。
従つて、メモリセルから“Ｈ”データが読出さ
れた時に上記二段構成出力反転型センスアンプ回
路が“Ｌ”レベルを出力するまでの動作に、第２
のセンスアンプ回路SA２によるゲート２段分の
遅延と第３のセンスアンプ回路SA３によるゲー
ト２段分の遅延との合計でゲート４段分の遅延が
生じることになる。
れた時に上記二段構成出力反転型センスアンプ回
路が“Ｌ”レベルを出力するまでの動作に、第２
のセンスアンプ回路SA２によるゲート２段分の
遅延と第３のセンスアンプ回路SA３によるゲー
ト２段分の遅延との合計でゲート４段分の遅延が
生じることになる。
上記とは逆に、メモリセルから“Ｌ”データが
読出された時に上記二段構成出力反転型センスア
ンプ回路が“Ｈ”レベルを出力するまでの動作に
際しては、ゲート３段分が生じる。即ち、ビツト
線BLの電位がVss電位側に引き落とされてビツ
ト線の電位（“Ｈ”レベルのままである）との
間に微少な電位差が生じると、第１のセンスアン
プ回路SA１が“Ｌ”レベルを出力し、第２のセ
ンスアンプ回路SA２が“Ｈ”レベルを出力し、
第３のセンスアンプ回路SA３が“Ｈ”レベルを
出力する。この場合、第１のセンスアンプ回路
SA１の動作時間に着目すると、ビツト線BL電位
が低下することによりＮチヤネルトランジスタＮ
１１がオフ状態になる動作に伴つてゲート１段分
の遅延が生じ、このＮチヤネルトランジスタＮ１
１がオフ状態になつてそのドレインの電位が
“Ｈ”レベルになり、このドレインにゲートが接
続されている負荷用のＰチヤネルトランジスタＰ
１１，Ｐ１２がオフ状態になる動作に伴つてゲー
ト１段分の遅延が生じ、合計でゲート２段分の遅
延が生じる。
読出された時に上記二段構成出力反転型センスア
ンプ回路が“Ｈ”レベルを出力するまでの動作に
際しては、ゲート３段分が生じる。即ち、ビツト
線BLの電位がVss電位側に引き落とされてビツ
ト線の電位（“Ｈ”レベルのままである）との
間に微少な電位差が生じると、第１のセンスアン
プ回路SA１が“Ｌ”レベルを出力し、第２のセ
ンスアンプ回路SA２が“Ｈ”レベルを出力し、
第３のセンスアンプ回路SA３が“Ｈ”レベルを
出力する。この場合、第１のセンスアンプ回路
SA１の動作時間に着目すると、ビツト線BL電位
が低下することによりＮチヤネルトランジスタＮ
１１がオフ状態になる動作に伴つてゲート１段分
の遅延が生じ、このＮチヤネルトランジスタＮ１
１がオフ状態になつてそのドレインの電位が
“Ｈ”レベルになり、このドレインにゲートが接
続されている負荷用のＰチヤネルトランジスタＰ
１１，Ｐ１２がオフ状態になる動作に伴つてゲー
ト１段分の遅延が生じ、合計でゲート２段分の遅
延が生じる。
一方、第２のセンスアンプ回路SA２の動作時
間に着目すると、ビツト線BL電位が低下するこ
とによりＮチヤネルトランジスタＮ２１がオフ状
態になる動作に伴つてゲート１段分の遅延が生じ
る。
間に着目すると、ビツト線BL電位が低下するこ
とによりＮチヤネルトランジスタＮ２１がオフ状
態になる動作に伴つてゲート１段分の遅延が生じ
る。
一方、第３のセンスアンプ回路SA３において
は、第２のセンスアンプ回路SA２の“Ｈ”レベ
ル出力を受けてＮチヤネルトランジスタＮ３２お
よびＰチヤネルトランジスタＰ３１，Ｐ３２が順
次オン状態になると共に、第１のセンスアンプ回
路SA１の“Ｌ”レベル出力を受けてＮチヤネル
トランジスタＮ３１がオフ状態になるので、“Ｈ”
レベルを出力する。この場合、上記したようなそ
れぞれのゲート１段分の遅延がほぼ等しいと考え
ると、第２のセンスアンプ回路SA２の“Ｈ”レ
ベル出力の方が第１のセンスアンプ回路SA１の
“Ｌ”レベル出力よりもゲート１段分の遅延が少
ないので、第３のセンスアンプ回路SA３におい
てＰチヤネルトランジスタＰ３１，Ｐ３２オン状
態になる時間とＮチヤネルトランジスタＮ３１が
オフ状態になる時間とがほぼ等しくなるので、動
作の遅延は、見かけ上、ゲート１段分である。
は、第２のセンスアンプ回路SA２の“Ｈ”レベ
ル出力を受けてＮチヤネルトランジスタＮ３２お
よびＰチヤネルトランジスタＰ３１，Ｐ３２が順
次オン状態になると共に、第１のセンスアンプ回
路SA１の“Ｌ”レベル出力を受けてＮチヤネル
トランジスタＮ３１がオフ状態になるので、“Ｈ”
レベルを出力する。この場合、上記したようなそ
れぞれのゲート１段分の遅延がほぼ等しいと考え
ると、第２のセンスアンプ回路SA２の“Ｈ”レ
ベル出力の方が第１のセンスアンプ回路SA１の
“Ｌ”レベル出力よりもゲート１段分の遅延が少
ないので、第３のセンスアンプ回路SA３におい
てＰチヤネルトランジスタＰ３１，Ｐ３２オン状
態になる時間とＮチヤネルトランジスタＮ３１が
オフ状態になる時間とがほぼ等しくなるので、動
作の遅延は、見かけ上、ゲート１段分である。
従つて、メモリセルから“Ｌ”データが読出さ
れた時に上記二段構成出力反転型センスアンプ回
路が“Ｈ”レベルを出力するまでの動作に、第１
のセンスアンプ回路SA１によるゲート２段分の
遅延と第３のセンスアンプ回路SA３によるゲー
ト１段分の遅延との合計でゲート３段分の遅延が
生じることになる。
れた時に上記二段構成出力反転型センスアンプ回
路が“Ｈ”レベルを出力するまでの動作に、第１
のセンスアンプ回路SA１によるゲート２段分の
遅延と第３のセンスアンプ回路SA３によるゲー
ト１段分の遅延との合計でゲート３段分の遅延が
生じることになる。
上記したように二段構成出力反転型センスアン
プ回路は、その動作に際してゲート３段分の遅延
が生じる場合（ベストパスの場合）とゲート４段
分の遅延が生じる場合（ワーストパスの場合）と
があり、センスアンプ回路の動作速度はワースト
パスの場合の動作速度により制約され、これによ
りメモリ全体の読出速度が制約されるという問題
がある。
プ回路は、その動作に際してゲート３段分の遅延
が生じる場合（ベストパスの場合）とゲート４段
分の遅延が生じる場合（ワーストパスの場合）と
があり、センスアンプ回路の動作速度はワースト
パスの場合の動作速度により制約され、これによ
りメモリ全体の読出速度が制約されるという問題
がある。
上記したように、動作に際してベストパスの場
合とワーストパスの場合とが存在することは、二
段構成出力反転型センスアンプ回路に限らず、一
段構成のセンスアンプ回路でも、出力正転型のセ
ンスアンプ回路でも共通する。
合とワーストパスの場合とが存在することは、二
段構成出力反転型センスアンプ回路に限らず、一
段構成のセンスアンプ回路でも、出力正転型のセ
ンスアンプ回路でも共通する。
（発明が解決しようとする課題）
上記したように従来のセンスアンプ回路は、動
作速度がワーストパスの場合の動作速度により制
約され、これによりメモリ全体の読出速度が制約
されるという問題がある。
作速度がワーストパスの場合の動作速度により制
約され、これによりメモリ全体の読出速度が制約
されるという問題がある。
本発明は、上記問題点を解決すべくなされたも
ので、その目的は、動作速度を高速化でき、メモ
リ全体の読出速度を高速化し得るセンスアンプ回
路を提供することにある。
ので、その目的は、動作速度を高速化でき、メモ
リ全体の読出速度を高速化し得るセンスアンプ回
路を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明のセンスアンプ回路は、リードアクセス
開始前に、センスアンプ回路の動作がワーストパ
スとなる場合のデータ出力状態となるように出力
電位が設定されることを特徴とする。
開始前に、センスアンプ回路の動作がワーストパ
スとなる場合のデータ出力状態となるように出力
電位が設定されることを特徴とする。
（作用）
メモリの読出動作に際しては、センスアンプ回
路の動作がワーストパスとなる場合のデータを読
出す場合には、その場合のデータ出力状態となる
ように予め設定されているので、ゲート遅延は生
じない。これに対して、センスアンプ回路の動作
がベストパスとなる場合のデータを読出す場合に
は、その動作に際してゲート遅延が生じるが、こ
の場合のゲート遅延はワーストパス時より短い。
従つて、センスアンプ回路の動作モードとしては
ベストパスの場合のみ存在するようになり、その
動作速度の高速化が可能となるので、メモリ全体
の読出速度が高速化する。
路の動作がワーストパスとなる場合のデータを読
出す場合には、その場合のデータ出力状態となる
ように予め設定されているので、ゲート遅延は生
じない。これに対して、センスアンプ回路の動作
がベストパスとなる場合のデータを読出す場合に
は、その動作に際してゲート遅延が生じるが、こ
の場合のゲート遅延はワーストパス時より短い。
従つて、センスアンプ回路の動作モードとしては
ベストパスの場合のみ存在するようになり、その
動作速度の高速化が可能となるので、メモリ全体
の読出速度が高速化する。
（実施例）
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図は、半導体メモリにおけるビツト線デー
タ読出用のセンスアンプ回路、例えば一段構成の
正転出力型センスアンプ回路を示している。即
ち、BL，はメモリセルアレイの各カラムの一
対のビツト線、SAは上記一対のビツト線BL，
BLの電位差を検知・増幅するセンスアンプ回路、
１０は上記センスアンプ回路SAの出力ノード１
をプリチヤージ期間に所定電位にプリチヤージす
るための出力電位設定回路である。
タ読出用のセンスアンプ回路、例えば一段構成の
正転出力型センスアンプ回路を示している。即
ち、BL，はメモリセルアレイの各カラムの一
対のビツト線、SAは上記一対のビツト線BL，
BLの電位差を検知・増幅するセンスアンプ回路、
１０は上記センスアンプ回路SAの出力ノード１
をプリチヤージ期間に所定電位にプリチヤージす
るための出力電位設定回路である。
上記センスアンプ回路SAは、例えはＰチヤネ
ルカレントミラー負荷を有するＮチヤネル入力型
のCMOS差動センスアンプ回路からなり、それ
ぞれのゲートが対応してビツト線BL，に接続
され、それぞれのソースが接地電位Vssに共通接
続された入力用のＮチヤネルトランジスタＮ１，
Ｎ２と、それぞれのソースが電源電位Vccに共通
接続され、それぞれのゲートが共通接続され、そ
れぞれドレインが対応して上記Ｎチヤネルトラン
ジスタＮ１，Ｎ１のドレインに接続された負荷用
のＰチヤネルトランジスタＰ１，Ｐ１とからな
り、ＰチヤネルトランジスタＰ１のゲート・ドレ
インが接続されており、Ｎチヤネルトランジスタ
Ｎ２のドレイン（出力ノード１）から出力が取り
出される。
ルカレントミラー負荷を有するＮチヤネル入力型
のCMOS差動センスアンプ回路からなり、それ
ぞれのゲートが対応してビツト線BL，に接続
され、それぞれのソースが接地電位Vssに共通接
続された入力用のＮチヤネルトランジスタＮ１，
Ｎ２と、それぞれのソースが電源電位Vccに共通
接続され、それぞれのゲートが共通接続され、そ
れぞれドレインが対応して上記Ｎチヤネルトラン
ジスタＮ１，Ｎ１のドレインに接続された負荷用
のＰチヤネルトランジスタＰ１，Ｐ１とからな
り、ＰチヤネルトランジスタＰ１のゲート・ドレ
インが接続されており、Ｎチヤネルトランジスタ
Ｎ２のドレイン（出力ノード１）から出力が取り
出される。
これにり、ビツト線の電位がビツト線BLの
電位よりも低くなつた時に“Ｈ”レベルを出力
し、逆に、ビツト線BLの電位がビツト線の電
位よりも低くなつた時に“Ｌ”レベルを出力す
る。
電位よりも低くなつた時に“Ｈ”レベルを出力
し、逆に、ビツト線BLの電位がビツト線の電
位よりも低くなつた時に“Ｌ”レベルを出力す
る。
上記出力電位設定回路１０は、センスアンプ回
路SAの出力ノードとVss電位との間に接続され
た例えばＮチヤネルトランジスタＮ３からなり、
このＮチヤネルトランジスタＮ３ゲートにプリチ
ヤージ信号PRが印加される。これにより、プリ
チヤージ信号PRが活性状態（“Ｈ”レベル）の時
にＮチヤネルトランジスタＮ３オン状態になり、
プリチヤージ信号PRが非活性状態（“Ｌ”レベ
ル）になると、ＮチヤネルトランジスタＮ３がオ
フ状態になる。
路SAの出力ノードとVss電位との間に接続され
た例えばＮチヤネルトランジスタＮ３からなり、
このＮチヤネルトランジスタＮ３ゲートにプリチ
ヤージ信号PRが印加される。これにより、プリ
チヤージ信号PRが活性状態（“Ｈ”レベル）の時
にＮチヤネルトランジスタＮ３オン状態になり、
プリチヤージ信号PRが非活性状態（“Ｌ”レベ
ル）になると、ＮチヤネルトランジスタＮ３がオ
フ状態になる。
従つて、出力電位設定回路１０は、リードアク
セス開始前（ここでは、プリチヤージ解除後）
に、センスアンプ回路SAの動作がワーストパス
となる場合のデータ出力状態（ここでは“Ｌ”レ
ベル出力）となるように、センスアンプ回路SA
の出力電位を設定する作用を有する。
セス開始前（ここでは、プリチヤージ解除後）
に、センスアンプ回路SAの動作がワーストパス
となる場合のデータ出力状態（ここでは“Ｌ”レ
ベル出力）となるように、センスアンプ回路SA
の出力電位を設定する作用を有する。
センスアンプ回路SAの動作がベストパスにな
る場合の動作モードは、ビツト線BL電位が“Ｈ”
レベルの時にビツト線電位が“Ｌ”レベルに
なり、出力ノード１に“Ｈ”レベルが出力する場
合であり、この動作モードではゲート１段分の遅
延が生じる。これに対して、センスアンプ回路
SAの動作がワーストパスになる場合の動作モー
ドは、ビツト線電位が“Ｈ”レベルのビツト
線BL電位が“Ｌ”レベルになり、出力ノード１
に“Ｌ”レベルが出力する場合であるが、この場
合の“Ｌ”レベル出力は出力電位設定回路１０の
作用により予め確定しているので、この動作モー
ドではゲート遅延が生じない。
る場合の動作モードは、ビツト線BL電位が“Ｈ”
レベルの時にビツト線電位が“Ｌ”レベルに
なり、出力ノード１に“Ｈ”レベルが出力する場
合であり、この動作モードではゲート１段分の遅
延が生じる。これに対して、センスアンプ回路
SAの動作がワーストパスになる場合の動作モー
ドは、ビツト線電位が“Ｈ”レベルのビツト
線BL電位が“Ｌ”レベルになり、出力ノード１
に“Ｌ”レベルが出力する場合であるが、この場
合の“Ｌ”レベル出力は出力電位設定回路１０の
作用により予め確定しているので、この動作モー
ドではゲート遅延が生じない。
従つて、センスアンプ回路SAの動作に伴う遅
延は、ベストパスの動作モードにおけるゲート１
段分であるが、遅延時間をさらに短縮するために
は、ベストパスの動作モードで“Ｈ”レベルをさ
らに高速に立ち上げる目的で、ビツト線駆動
用のトランジスタ（メモリセルの駆動トランジス
タ）の駆動力を上げるなどによつてビツト線
を速く“Ｌ”レベルに引き落とし、Ｎチヤネルト
ランジスタＮ２を速くオフ状態にすればよい。
延は、ベストパスの動作モードにおけるゲート１
段分であるが、遅延時間をさらに短縮するために
は、ベストパスの動作モードで“Ｈ”レベルをさ
らに高速に立ち上げる目的で、ビツト線駆動
用のトランジスタ（メモリセルの駆動トランジス
タ）の駆動力を上げるなどによつてビツト線
を速く“Ｌ”レベルに引き落とし、Ｎチヤネルト
ランジスタＮ２を速くオフ状態にすればよい。
第２図は、本発明の他の実施例として、一段構
成の反転出力型センスアンプ回路を示している。
即ち、BL，はメモリセルアレイの各カラムの
一対のビツト線、SAは上記一対のビツト線BL，
BLの電位差を検知・増幅するセンスアンプ回路、
１０はセンスアンプ回路の出力ノード１をプリチ
ヤージ期間に所定電位にプリチヤージするための
出力電位設定回路である。
成の反転出力型センスアンプ回路を示している。
即ち、BL，はメモリセルアレイの各カラムの
一対のビツト線、SAは上記一対のビツト線BL，
BLの電位差を検知・増幅するセンスアンプ回路、
１０はセンスアンプ回路の出力ノード１をプリチ
ヤージ期間に所定電位にプリチヤージするための
出力電位設定回路である。
センスアンプ回路SAは、例ればＰチヤネルカ
レントミラー負荷を有するＮチヤネル入力型の
CMOS差動センスアンプ回路からなり、それぞ
れのゲートが対応してビツト線BL，に接続さ
れ、それぞれのソースが接地電位Vssに共通接続
された入力用のＮチヤネルトランジスタＮ１，Ｎ
２と、それぞれのソースが電源電位Vccに共通接
続され、それぞれのゲートが共通接続され、それ
ぞれのドレインが対応して上記Ｎチヤネルトラン
ジスタＮ１，Ｎ２のドレインに接続された負荷用
のＰチヤネルトランジスタＰ１，Ｐ２とからな
り、ＰチヤネルトランジスタＰ２のゲート・ドレ
インが接続されており、Ｎチヤネルトランジスタ
Ｎ１のドレイン（出力ノード１）から出力が取り
出される。これにより、ビツト線BLの電位がビ
ツト線の電位よりも低くなつた時に“Ｈ”レ
ベルを出力し、逆に、ビツト線の電位がビツ
ト線BLの電位よりも低くなつた時に“Ｌ”レベ
ルを出力する。
レントミラー負荷を有するＮチヤネル入力型の
CMOS差動センスアンプ回路からなり、それぞ
れのゲートが対応してビツト線BL，に接続さ
れ、それぞれのソースが接地電位Vssに共通接続
された入力用のＮチヤネルトランジスタＮ１，Ｎ
２と、それぞれのソースが電源電位Vccに共通接
続され、それぞれのゲートが共通接続され、それ
ぞれのドレインが対応して上記Ｎチヤネルトラン
ジスタＮ１，Ｎ２のドレインに接続された負荷用
のＰチヤネルトランジスタＰ１，Ｐ２とからな
り、ＰチヤネルトランジスタＰ２のゲート・ドレ
インが接続されており、Ｎチヤネルトランジスタ
Ｎ１のドレイン（出力ノード１）から出力が取り
出される。これにより、ビツト線BLの電位がビ
ツト線の電位よりも低くなつた時に“Ｈ”レ
ベルを出力し、逆に、ビツト線の電位がビツ
ト線BLの電位よりも低くなつた時に“Ｌ”レベ
ルを出力する。
出力電位設定回路１０は、センスアンプ回路
SAの出力ノード１とVss電位との間に接続され
た例えばＮチヤネルトランジスタＮ３からなり、
このＮチヤネルトランジスタＮ３のゲートにプリ
チヤージ信号PRが印加される。これにより、プ
リチヤージ信号PRが活性状態（“Ｈ”レベル）の
時にＮチヤネルトランジスタＮ３がオン状態にな
り、プリチヤージ信号PRが非活性状態（“Ｌ”レ
ベル）になると、ＮチヤネルトランジスタＮ３が
オフ状態になる。
SAの出力ノード１とVss電位との間に接続され
た例えばＮチヤネルトランジスタＮ３からなり、
このＮチヤネルトランジスタＮ３のゲートにプリ
チヤージ信号PRが印加される。これにより、プ
リチヤージ信号PRが活性状態（“Ｈ”レベル）の
時にＮチヤネルトランジスタＮ３がオン状態にな
り、プリチヤージ信号PRが非活性状態（“Ｌ”レ
ベル）になると、ＮチヤネルトランジスタＮ３が
オフ状態になる。
従つて、出力電位設定回路１０は、リードアク
セス開始前に、センスアンプ回路SAの動作がワ
ーストパスとなる場合のデータ出力状態（ここで
は“Ｌ”レベル出力）となるように、センスアン
プ回路SAの出力電位を設定する作用を有する。
セス開始前に、センスアンプ回路SAの動作がワ
ーストパスとなる場合のデータ出力状態（ここで
は“Ｌ”レベル出力）となるように、センスアン
プ回路SAの出力電位を設定する作用を有する。
センスアンプ回路SAの動作がベストパスにな
る場合の動作モードは、ビツト線電位が“Ｈ”
レベルの時にビツト線BL電位が“Ｌ”レベルに
なり、出力ノード１に“Ｈ”レベルが出力する場
合であり、この動作モードではゲート１段分の遅
延が生じる。これに対して、センスアンプ回路
SAの動作がワーストパスになる場合の動作モー
ドは、ビツト線BL電位が“Ｈ”レベルの時にビ
ツト線電位が“Ｌ”レベルになり、出力ノー
ド１に“Ｌ”レベルが出力する場合であるが、こ
の場合の“Ｌ”レベル出力は出力電位設定回路１
０の作用により予め確定しているので、この動作
モードではゲート遅延が生じない。
る場合の動作モードは、ビツト線電位が“Ｈ”
レベルの時にビツト線BL電位が“Ｌ”レベルに
なり、出力ノード１に“Ｈ”レベルが出力する場
合であり、この動作モードではゲート１段分の遅
延が生じる。これに対して、センスアンプ回路
SAの動作がワーストパスになる場合の動作モー
ドは、ビツト線BL電位が“Ｈ”レベルの時にビ
ツト線電位が“Ｌ”レベルになり、出力ノー
ド１に“Ｌ”レベルが出力する場合であるが、こ
の場合の“Ｌ”レベル出力は出力電位設定回路１
０の作用により予め確定しているので、この動作
モードではゲート遅延が生じない。
第３図は、本発明のさらに他の実施例として、
二段構成の出力反転型センスアンプ回路を示して
おり、第４図を参照して前述した従来の二段構成
の出力反転型センスアンプ回路の出力ノード４３
をプリチヤージ期間に所定電位にプリチヤージす
るための出力電位設定回路１０が付加されたもの
であり、第４図中と同一部分には同一符号を付し
てその説明を省略する。
二段構成の出力反転型センスアンプ回路を示して
おり、第４図を参照して前述した従来の二段構成
の出力反転型センスアンプ回路の出力ノード４３
をプリチヤージ期間に所定電位にプリチヤージす
るための出力電位設定回路１０が付加されたもの
であり、第４図中と同一部分には同一符号を付し
てその説明を省略する。
出力電位設定回路１０は、センスアンプ回路
SAの出力ノード４３とVss電位との間に接続さ
れた例えばＮチヤネルトランジスタＮ３からな
り、このＮチヤネルトランジスタＮ３のゲートに
プリチヤージ信号PRが印加される。これにより、
プリチヤージ信号がPRが活性状態（“Ｈ”レベ
ル）の時にＮチヤネルトランジスタＮ３がオン状
態になり、プリチヤージ信号PRが非活性状態
（“Ｌ”レベル）になると、Ｎチヤネルトランジス
タＮ３がオフ状態になる。
SAの出力ノード４３とVss電位との間に接続さ
れた例えばＮチヤネルトランジスタＮ３からな
り、このＮチヤネルトランジスタＮ３のゲートに
プリチヤージ信号PRが印加される。これにより、
プリチヤージ信号がPRが活性状態（“Ｈ”レベ
ル）の時にＮチヤネルトランジスタＮ３がオン状
態になり、プリチヤージ信号PRが非活性状態
（“Ｌ”レベル）になると、Ｎチヤネルトランジス
タＮ３がオフ状態になる。
従つて、出力電位設定回路１０は、リードアク
セス開始前に、センスアンプ回路SAの動作がワ
ーストパスとなる場合のデータ出力状態（ここで
は“Ｌ”レベル出力）となるように、センスアン
プ回路SAの出力電位を設定する作用を有する。
なお、第３図のセンスアンプ回路SAの動作がワ
ーストパスとなる場合は、従来例のセンスアンプ
回路と同様に、ビツト線BL電位が“Ｈ”レベル、
ビツト線電位が“Ｌ”レベルになることによ
り、第１のセンスアンプ回路SA１が“Ｈ”レベ
ルを出力、第２のセンスアンプ回路SA２が“Ｌ”
がレベルを出力し、第３のセンスアンプ回路SA
３の出力ノード４３に“Ｌ”レベルが出力する場
合である。
セス開始前に、センスアンプ回路SAの動作がワ
ーストパスとなる場合のデータ出力状態（ここで
は“Ｌ”レベル出力）となるように、センスアン
プ回路SAの出力電位を設定する作用を有する。
なお、第３図のセンスアンプ回路SAの動作がワ
ーストパスとなる場合は、従来例のセンスアンプ
回路と同様に、ビツト線BL電位が“Ｈ”レベル、
ビツト線電位が“Ｌ”レベルになることによ
り、第１のセンスアンプ回路SA１が“Ｈ”レベ
ルを出力、第２のセンスアンプ回路SA２が“Ｌ”
がレベルを出力し、第３のセンスアンプ回路SA
３の出力ノード４３に“Ｌ”レベルが出力する場
合である。
なお、前記各実施例の出力電位設定回路１０
は、リードアクセ開始前にセンスアンプ回路SA
の動作がワーストパスとなる場合のデータ出力状
態となるように設定できればよく、プリチヤージ
信号PRに限らず、その他の信号を用いてもよく、
さらには、前記したような構成とは異なる構成で
もよう。
は、リードアクセ開始前にセンスアンプ回路SA
の動作がワーストパスとなる場合のデータ出力状
態となるように設定できればよく、プリチヤージ
信号PRに限らず、その他の信号を用いてもよく、
さらには、前記したような構成とは異なる構成で
もよう。
また、一段構成、二段構成、正転出力型、反転
出力型を問わず、Ｎチヤネルカレントミラー負荷
を有するＰチヤネル入力型のCMOS差動センス
アンプ回路に本発明を適用する場合には、出力ノ
ードをリードアクセス開始前に“Ｈ”レベル状態
に設定すればよい。
出力型を問わず、Ｎチヤネルカレントミラー負荷
を有するＰチヤネル入力型のCMOS差動センス
アンプ回路に本発明を適用する場合には、出力ノ
ードをリードアクセス開始前に“Ｈ”レベル状態
に設定すればよい。
また、本発明は、センスイネーブル制御信号に
より活性化制御されるセンスアンプ回路にも適用
でき、プリチヤージ期間に相補的なビツト線対に
電源電位Vccの1/2の電位がプリチヤージされる
センスアンプ回路にも適用できる。
より活性化制御されるセンスアンプ回路にも適用
でき、プリチヤージ期間に相補的なビツト線対に
電源電位Vccの1/2の電位がプリチヤージされる
センスアンプ回路にも適用できる。
［発明の効果］
上述したように本発明のセンスアンプ回路によ
れば、リードアクセス開始前（例えばプリチヤー
ジ解除後）に、センスアンプ回路の動作がワース
トパスとなる場合のデータ出力状態となるように
設定されるので、動作速度を高速化でき、メモリ
全体の読出速度を高速化することができる。
れば、リードアクセス開始前（例えばプリチヤー
ジ解除後）に、センスアンプ回路の動作がワース
トパスとなる場合のデータ出力状態となるように
設定されるので、動作速度を高速化でき、メモリ
全体の読出速度を高速化することができる。
従つて、従来の半導体メモリの読出速度がある
仕様を満たすことが難しい場合に、本発明を適用
することにより、容易に仕様を満たすことがで
き、歩留りが向上する。
仕様を満たすことが難しい場合に、本発明を適用
することにより、容易に仕様を満たすことがで
き、歩留りが向上する。
第１図は本発明のセンスアンプ回路の一実施例
を示す回路図、第２図および第３図はそれぞれ本
発明の他の実施例を示す回路図、第４図は従来の
センスアンプ回路を示す回路図、第５図は第４図
のセンスアンプ回路中の第１のセンスアンプ回路
の動作を示すタイミング図、第６図は第４図のセ
ンスアンプ回路中の第２センスアンプ回路および
第３のセンスアンプ回路の動作を示すタイミング
図である。 BL，……一対のビツト線、SA，SA１〜
SA３……センスアンプ回路、Ｎ１，Ｎ２，Ｎ１
１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３１，Ｎ３２…
…入力用のＮチヤネルトランジスタ、Ｎ３……出
力電位設定用のＮチヤネルトランジスタ、Ｐ１，
Ｐ２，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ３
１，Ｐ３２……負荷用のＰチヤネルトランジス
タ、１，４３……出力ノード、１０……出力電位
設定回路。
を示す回路図、第２図および第３図はそれぞれ本
発明の他の実施例を示す回路図、第４図は従来の
センスアンプ回路を示す回路図、第５図は第４図
のセンスアンプ回路中の第１のセンスアンプ回路
の動作を示すタイミング図、第６図は第４図のセ
ンスアンプ回路中の第２センスアンプ回路および
第３のセンスアンプ回路の動作を示すタイミング
図である。 BL，……一対のビツト線、SA，SA１〜
SA３……センスアンプ回路、Ｎ１，Ｎ２，Ｎ１
１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３１，Ｎ３２…
…入力用のＮチヤネルトランジスタ、Ｎ３……出
力電位設定用のＮチヤネルトランジスタ、Ｐ１，
Ｐ２，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ３
１，Ｐ３２……負荷用のＰチヤネルトランジス
タ、１，４３……出力ノード、１０……出力電位
設定回路。
Claims (1)
- 【特許請求の範囲】 １ ゲートが第１のビツト線に接続され、電流通
路の一端が第１の電源に接続された第１導電型の
第１のトランジスタと、 ゲートが前記第１のビツト線に供給される信号
と相反する信号が供給される第２のビツト線に接
続され、電流通路の一端が前記第１の電源に接続
された第１導電型の第２のトランジスタと、 電流通路の一端およびゲートが前記第１導電型
の第１のトランジスタの電流通路の他端に接続さ
れ、電流通路の他端が第２の電源に接続された第
２導電型の第１のトランジスタと、 電流通路の一端が前記第１導電型の第２のトラ
ンジスタの電流通路の他端および出力端に接続さ
れ、電流通路の他端が前記第２の電源に接続さ
れ、ゲートが前記第２導電型の第１のトランジス
タのゲートに接続された第２導電型の第１のトラ
ンジスタと、 前記電流通路が前記出力端と第１の電源の相互
間に接続され、ゲートにビツト線のプリチヤージ
信号が供給され、このプリチヤージ信号に応じて
導通しリードアクセス開始前に前記出力端を前記
第１の電源電位とする第１導電型の第３のトラン
ジスタと、 を具備することを特徴とするセンスアンプ回路。 ２ 相反するビツト線の電位を増幅する第１、第
２のセンスアンプと、 ゲートが第１のセンスアンプの出力端に接続さ
れ、電流通路の一端が第１の電源に接続された第
１導電型の第１のトランジスタと、 ゲートが前記第２のセンスアンプの出力端に接
続され、電流通路の一端が前記第１の電源に接続
された第１導電型の第２のトランジスタと、 電流通路の一端およびゲートが前記第１導電型
の第１のトランジスタの電流通路の他端に接続さ
れ、電流通路の他端が第２の電源に接続された第
２導電型の第１のトラジスタと、 電流通路の一端が前記第１導電型の第２のトラ
ンジスタの電流通路の他端および出力端に接続さ
れ、電流通路の他端が前記第２の電源に接続さ
れ、ゲートが前記第２導電型の第１のトランジス
タのゲートに接続された第２導電型の第１のトラ
ンジスタと、 前記電流通路が前記出力端と第１の電源の相互
間に接続され、ゲートにビツト線のプリチヤージ
信号が供給され、このプリチヤージ信号に応じて
導通しリードアクセス開始前に前記出力端を前記
第１の電源電位とする第１導電型の第３のトラン
ジスタと、 を具備することを特徴とするセンスアンプ回路。 ３ 前記第１導電型の第１、第２、第３のトラン
ジスタは、ＮチヤンネルMOSトランジスタであ
り、前記プリチヤージ信号によるプリチヤージ終
了後に前記出力端の電位は低レベルに設定される
ことを特徴とする請求項１または２記載のセンス
アンプ回路。 ４ 前記第１導電型の第１、第２、第３のトラン
ジスタは、ＰチヤンネルMOSトランジスタであ
り、前記プリチヤージ信号によるプリチヤージ終
了後に前記出力端の電位は高レベルに設定される
ことを特徴とする請求項１または２記載のセンス
アンプ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253569A JPH03116493A (ja) | 1989-09-28 | 1989-09-28 | センスアンプ回路 |
| KR1019900015172A KR910006994A (ko) | 1989-09-28 | 1990-09-25 | 센스 앰프회로 |
| EP90118471A EP0420189B1 (en) | 1989-09-28 | 1990-09-26 | Sense amplifier circuit |
| DE69024733T DE69024733T2 (de) | 1989-09-28 | 1990-09-26 | Leseverstärkerschaltung |
| US08/111,738 US5305272A (en) | 1989-09-28 | 1993-08-25 | Sense amplifier circuit |
| KR2019950012711U KR960009909Y1 (ko) | 1989-09-28 | 1995-06-05 | 센스앰프회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253569A JPH03116493A (ja) | 1989-09-28 | 1989-09-28 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116493A JPH03116493A (ja) | 1991-05-17 |
| JPH0531238B2 true JPH0531238B2 (ja) | 1993-05-12 |
Family
ID=17253197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253569A Granted JPH03116493A (ja) | 1989-09-28 | 1989-09-28 | センスアンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5305272A (ja) |
| EP (1) | EP0420189B1 (ja) |
| JP (1) | JPH03116493A (ja) |
| KR (2) | KR910006994A (ja) |
| DE (1) | DE69024733T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| US5608681A (en) * | 1996-01-22 | 1997-03-04 | Lsi Logic Corporation | Fast memory sense system |
| EP0827152B1 (en) * | 1996-09-02 | 2003-03-26 | Infineon Technologies AG | Current-mode sense amplifier |
| US6032274A (en) * | 1997-06-20 | 2000-02-29 | Micron Technology, Inc. | Method and apparatus for compressed data testing of more than one memory array |
| US5935263A (en) * | 1997-07-01 | 1999-08-10 | Micron Technology, Inc. | Method and apparatus for memory array compressed data testing |
| US5959921A (en) * | 1997-07-24 | 1999-09-28 | Micron Technology, Inc. | Sense amplifier for complement or no-complementary data signals |
| US5809038A (en) * | 1997-07-24 | 1998-09-15 | Micron Technology, Inc. | Method and apparatus for reading compressed test data from memory devices |
| US6295618B1 (en) * | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
| JP2001028429A (ja) * | 1999-07-15 | 2001-01-30 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| FR2823362B1 (fr) | 2001-04-06 | 2005-03-11 | St Microelectronics Sa | Dispositif de lecture de cellules memoire |
| KR100528789B1 (ko) * | 2003-08-01 | 2005-11-15 | 주식회사 하이닉스반도체 | 셀프 리프래쉬 모드 진입을 위한 클럭 인에이블 버퍼 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4239994A (en) * | 1978-08-07 | 1980-12-16 | Rca Corporation | Asymmetrically precharged sense amplifier |
| DE2926514A1 (de) * | 1979-06-30 | 1981-01-15 | Ibm Deutschland | Elektrische speicheranordnung und verfahren zu ihrem betrieb |
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS5785255A (en) * | 1980-11-17 | 1982-05-27 | Nec Corp | Memory storage for integrated circuit |
| US4412143A (en) * | 1981-03-26 | 1983-10-25 | Ncr Corporation | MOS Sense amplifier |
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
| JPS59119589A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 差動増幅器 |
| JPS60226092A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | センスアンプ |
-
1989
- 1989-09-28 JP JP1253569A patent/JPH03116493A/ja active Granted
-
1990
- 1990-09-25 KR KR1019900015172A patent/KR910006994A/ko not_active Withdrawn
- 1990-09-26 EP EP90118471A patent/EP0420189B1/en not_active Expired - Lifetime
- 1990-09-26 DE DE69024733T patent/DE69024733T2/de not_active Expired - Fee Related
-
1993
- 1993-08-25 US US08/111,738 patent/US5305272A/en not_active Expired - Lifetime
-
1995
- 1995-06-05 KR KR2019950012711U patent/KR960009909Y1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR910006994A (ko) | 1991-04-30 |
| KR960009909Y1 (ko) | 1996-11-18 |
| EP0420189A3 (en) | 1992-05-27 |
| US5305272A (en) | 1994-04-19 |
| JPH03116493A (ja) | 1991-05-17 |
| DE69024733D1 (de) | 1996-02-22 |
| DE69024733T2 (de) | 1996-06-27 |
| EP0420189A2 (en) | 1991-04-03 |
| EP0420189B1 (en) | 1996-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111863052B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| KR100322540B1 (ko) | 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치 | |
| KR100871673B1 (ko) | 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법 | |
| US7038962B2 (en) | Semiconductor integrated circuit | |
| KR100256120B1 (ko) | 고속 감지 증폭기 | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| US5305272A (en) | Sense amplifier circuit | |
| US6466501B2 (en) | Semiconductor memory device having sense amplifier and method for driving sense amplifier | |
| US6411559B1 (en) | Semiconductor memory device including a sense amplifier | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| US4606012A (en) | Sense amplifier | |
| US6114881A (en) | Current mirror type sense amplifier | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| US7123529B1 (en) | Sense amplifier including multiple conduction state field effect transistor | |
| JP2005339590A (ja) | 半導体集積回路 | |
| US5355349A (en) | Semiconductor integrated circuit device | |
| KR100203142B1 (ko) | 디램 | |
| JPH01192078A (ja) | 半導体記憶装置及びレベルシフト回路 | |
| JP3248482B2 (ja) | 半導体記憶装置 | |
| KR20000062905A (ko) | 반도체 기억 장치 및 그 제어 방법 | |
| JP3482020B2 (ja) | センスアンプ回路 | |
| KR100222036B1 (ko) | 반도체 메모리 장치의 라이트 회로 | |
| JPH10112183A (ja) | 半導体記憶装置 | |
| KR100587051B1 (ko) | 반도체 메모리 장치 | |
| JPH0580760B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 17 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 17 |