JPH03237699A

JPH03237699A - 半導体記憶装置

Info

Publication number: JPH03237699A
Application number: JP2333630A
Authority: JP
Inventors: Shinsuke Kumakura; 熊倉　眞輔
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-01
Filing date: 1990-11-30
Publication date: 1991-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術　　　　　　　（第６．第７図）発明が解決
しようとする課題課題を解決するための手段　　　（第１図）作用実施例本発明の一実施例　　　　　　（第２図）一実施例の変
形例　　　　　　（第３図）本発明の他の実施例　　　
　　（第４図）他の実施例の変形例　　　　　（第５図
）発明の効果〔概　要〕ワード線の短絡・切断試験機能を有するＥＦＲＯＭおよ
びマスクＲＯＭ等の半導体記憶装置に関し、半導体記憶
装置の各メモリ・セルに対して実際に試験用データを書
き込まなくてもワード線の試験（短絡試験および切断試
験）を簡単に行うことを目的とし、複数のワード線と、複数のビット線と、該各ワード線お
よび各ビット線の交差個所に設けられた複数のメモリ・
セルとを具備し、ワード線の試験機能を有する半導体記
憶装置であって、前記複数のワード線が順に選択された
時交互に異なるデータを出力するように設けられたワー
ド線試験手段と、該ワード線試験手段を起動させる試験
起動手段とを具備するように構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に関し、特に、ワード線の短
絡・切断試験機能を有するＥＦＲＯＭおよびマスクＲＯ
Ｍ等の半導体記憶装置に関する。

近年、半導体記憶装置（メモリ）の試験においてはメモ
リ容量の増加に伴い試験時間も大幅に増加し、また、試
験に要するコストも高くなる傾向にある。そこで、メモ
リの試験時間を短縮すると共に、試験のコストを低く抑
えることが要望されている。特に、Ｉ！ＰＲＯＭ（Ｅｒ
ａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ１？ｅａｄ　
０ｎｌｙ　Ｍｅｍｏｒｙ）においては、−度試験用デー
タを書き込むと紫外線を照射しないかぎり、そのデータ
が残ったままで次の試験を行うことになるため、メモリ
・セルにワード線試験用データを書き込むことなくワー
ド線の短絡・切断試験を行うことが要望されている。

〔従来の技術〕

従来、不揮発性半導体メモリの代表的なデバイスとして
ＥＦＲＯＭが広く知られている。

第６図は一般的なＥＦＲＯＭのメモリ・セル・トランジ
スタを示す図であり、同図（ａ）は平面図、同図（ｂ）
はＡ−Ａ’線断面図、そして、同図（ｃ）はＢ−Ｂ’線
断面図である。同図において、参照符号１はＰ型シリコ
ン基板、２はポリシリコンよりなるフローティング・ゲ
ートＦＧ、　　３はフローティング・ゲート２と容量的
に結合しているポリシリコンよりなるコントロール・ゲ
ートＣＧ、４．５はドレインまたはソースとして機能す
るＮ型領域、そして。

６は酸化膜である。

ＥＦＲＯＭのメモリ・セルは１個のトランジスタ（ＦＡ
ＭＯＳ：　Ｆｌｏａｔｉｎｇ　ｇａｔｅ　Ａｖａｌａｎ
ｃｈｅ　ｉｎｊｅｃｔｉｏｎＭｅｔａｌ　０ｘｉｄｅ　
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　）ランジスタ）で構成
され、該トランジスタはメモリ・セル・トランジスタＭ
Ｃと呼ばれる。第６図（ａ）〜（ｃ）に示されるように
、ＥＦＲＯＭのメモリ・セル・トランジスタは、いわば
ＮチャネルＭＯ３）ランジスタのゲート（ＣＧ）の下に
フローティング・ゲー）　（ＦＧ）が設けられた構造に
なっている。

このメモリ・セル（メモリ・セル・トランジスタ）ＭＣ
は、紫外線を照射するとフローティング・ゲート２から
電荷が逃げ、フローティング・ゲート２の電荷が零にな
る。この状態でコントロール・ゲート３に適当な電圧を
印加するとトランジスタは導通状態になる。また、コン
トロール・ゲート３とドレイン４に高電圧を印加すると
アバランシェ・ブレーク・ダウン現象が起き、ドレイン
４の近傍で高エネルギーを得た電子（ホット・エレクト
ロン）の一部がフローティング・ゲート２に捕獲される
。そして、フローティング・ゲート２には電荷が蓄積さ
れると、コントロール・ゲート３に電圧を印加してもト
ランジスタ（ＭＣ）は導通しないことになる。このよう
に、フローティング−ゲート２に電荷が蓄積されている
か否かによって、情報が不揮発的に記憶されることにな
る。ここで、実際のＥＦＲＯＭは、上述したようなメモ
リ・セル・トランジスタＭＣがマトリックス状に複数個
配列されている。

第７図は従来の半導体記憶装置の一例を示す図であり、
同図（ａ）は平面図、同図（ｂ）はＡ−Ａ’線断面図、
そして、同図（ｃ）はＢ−Ｂ”線断面図である。

同図において、参照符号７はＰＳＧ等の絶縁膜。

８はコンタクト領域、そして、９および１０は金属配線
層である。

コントロール・ゲート３は、Ｘ方向に並ぶ複数のメモリ
・セル・トランジスタＭＣで共有され、ワード線１ｌＩ
Ｌと呼ばれる。また、Ｎ型領域４および５は、それぞれ
メモリ・セル・トランジスタＭＣのドレインおよびソー
スとして機能する。さらに、コンタクト８ｉ域８は、Ｎ
型領域４および５と金属配線層９および１０とを電気的
に接続するための領域である。

金属配線層９は、コンタクト領域８を介してＹ方向に並
ぶ複数のメモリ・セル・トランジスタＭＣのドレイン４
に共通接続され、ビット線ＢＬと呼ばれる。また、金属
配線層１０は、コンタクト領域８を介して各メモリ・セ
ル・トランジスタＭＣのソース５に接続され、該金属配
線層１０の電位はＯｖに固定されている。そして、複数
のワード線−Ｌ（３）のうちの１本と、複数のビット線
ＢＬ　（９）のうちの１本を選択すると、その交点に位
置するメモリ・セル・トランジスタＭＣが選択されるよ
うになっている。

近年、メモリの試験においてはメモリ容量の増大に伴っ
て試験時間も大幅に増加しており、このままでは試験コ
ストが非常に高いものになってしまう、この試験コスト
を抑えるには不良品をなるべく時間をかけずに識別する
ことも重要になっており、この試験コストの上昇を抑え
るために、様々な特殊試験機能を盛り込んで試験時間の
短縮をはかることが必要になって来ている。

試験項目には様々なものがあるが、例えば、ワード線お
よびビット線の短絡をチエツクするためには交互に異な
るデータをワード線ごと、あるいはビット線ごとに書き
込んで、それを交互に読み出し、正しく読み出されるこ
とでチエツクを行うのが一般的である。

〔発明が解決しようとする課題〕

上述したように、従来、半導体記憶装置において、ワー
ド線の短絡試験は、例えば、メモリ・セルに所定の試験
用データを書き込み、そのデータが正しくワード線に読
み出せるか否かにより行われている。しかし、試験を行
う半導体記憶装置がＥＦＲＯＭの場合、例えば、メモリ
・セルに一度データを書き込むと、次の試験を行うため
の新たなデータは、紫外線を照射してから書き直すか、
或いは、前データに追加した形で書き込んでいくしかな
い。そのため、効率の良い試験を行うためには、常に次
の試験のことを考えたシーケンスのもとに試験を行う必
要がある。

従来、ＥＦＲＯＭにおけるワード線の試験を行う場合、
例えば、ワード線（およびビット線）のショートをチエ
ツクするためだけの試験用データの書き込みは行わず、
次に行う試験パターンを考慮した試験用データを書き込
むか、或いは、デコーダ回路試験まで試験を進めてから
半導体記憶装置の不良を検出するようになっている。

その結果、効率的な試験を行うことができず、試験時間
が長くなり、また、試験に要するコストが高くなるとい
った問題がある。そこで実際にメモリ・セルにデータを
書き込まなくてもワード線の短絡等を識別することので
きるような試験方法が必要になって来ている。

本発明は、上述した従来の半導体記憶装置が有する課題
に鑑み、半導体記憶装置の各メモリ・セルに対して実際
に試験用データを書き込まなくてもワード線の試験（短
絡試験および切断試験）を簡単に行うことを目的とする
。

〔課題を解決するための手段〕

第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック回路図である。

本発明によれば、複数のワード線−Ｌ０〜−Ｌ３と、複
数のビット線ＢＬと、該各ワード線−Ｌ０〜―Ｌ３およ
び各ビット線ＢＬの交差個所に設けられた複数のメモリ
・セルＭＣとを具備し、ワード線の試験機能を有する半
導体記憶装置であって、前記複数のワード線−Ｌ０〜−
り、が順に選択された時交互に異なるデータ″Ｏ″、“
１”を出力するように設けられたワード線試験手段１０
０と、該ワード線試験手段１００を起動させる試験起動
手段２００とを具備することを特徴とする半導体記憶装
置が提供される。

〔作　用〕

本発明の半導体記憶装置によれば、試験起動手段２００
でワード線試験手段１００によりワード線試験が起動さ
れ、複数のワード線札。〜−り、が順に選択されること
により、ワード線−Ｌｏ、ＷＬｚおよびＷＬｔ、、ＭＬ
！で交互に異なるデータ“０”、“１′が出力される。

そして、試験起動手段２００が起動しており、順次ワー
ド線−Ｌ０〜−り、を選択している時における読み出し
データが交互に“０”、“１＃になるか否かによりワー
ド線の試験を行うことができる。

このように、本発明の半導体記憶装置は、各メモリ・セ
ルに対して実際に試験用データを書き込まなくてもワー
ド線の試験を簡単に行うことができる。

〔実施例〕

以下、図面を参照して本発明に係る半導体記憶装置の実
施例を説明する。

第２図は本発明の半導体記憶装置の一実施例を示す図で
あり、同図（ａ）は平面図、同図（ｂ）はＡ−Ａ’線断
面図、そして、同図（ｃ）はＢ−Ｂ′線断面図である。

同図において、参照符号１はＰ型シリコン基板、２はポ
リシリコンよりなるフローティング・ゲート、３はフロ
ーティング・ゲート２と容量的に結合しているポリシリ
コンよりなるコントロール・ゲート、４，５はドレイン
またはソースとして機能するＮ型領域、６は酸化膜、７
はＰＳＧ等の絶縁膜、８はコンタクト領域、そして、９
および１０は金属配線層である。ここで、ＥＦＲＯＭを
槽底している各メモリ・セル・トランジスタＭＣは、第
６図を参照して説明した従来のものと同様であるため、
その説明は省略する。

コントロール・ゲート３は、Ｘ方向に並ぶ複数のメモリ
・セル・トランジスタＭＣで共有され、ワード線％ｌｉ
Ｌと呼ばれる。また、Ｎ型領域４および５は、それぞれ
メモリ・セル・トランジスタＭＣのドレインおよびソー
スとして機能する。さらに、コンタク）　ＳＮ域８は、
Ｎ型領域４および５と金属配線層９および１０とを電気
的に接続するための領域である。

金属配線層９は、コンタクト領域８を介してＹ方向に並
ぶ複数のメモリ・セル・トランジスタ札のドレイン４に
共通接続され、ビット線ＢＬと呼ばれる。また、金属配
線層ｌＯは、コンタクト領域８を介して各メモリ・セル
・トランジスタＭＣのソース５に接続され、該金属配線
層１０の電位はＯｖに固定されている。そして、複数の
ワード線−Ｌ０〜ｔ＋ｔｚ（３）のうちの１本と、複数
のビット線ＢＬ　（９）のうちの１本を選択すると、そ
の交点に位置するメモリ・セル・トランジスタ肛が選択
されるようになされている。

以上の構成は、第７図を参照して説明した従来の半導体
記憶装置（ＥＦＲＯＭ）と略同様である。しかし、各ワ
ード線＆４Ｌ０〜−Ｌ２には、例えば、ワード線を選択
するワード・デコーダ側から一番遠い部分にワード線試
験手段１００が設けられている。すなわち、各ワード線
−Ｌｏ、ＷＬ＋、ＷＬｚの一端には、ドレインが試験用
ビット線ａｔ、ｔ　（９ｔ）に接続された試験用メモリ
・セル・トランジスタＭＣｏ、ＭＣ＋、ＭＣ。

がそれぞれ設けられている。ここで、各試験用メモリ・
セル・トランジスタＭＣｏ、ＭＣ＋、ＭＣｏのゲートは
、対応する各ワード線−Ｌｏ、ＷＬ、ＷＬｚに接続され
、ソースはコンタクト領域８を介して金属配線層１０に
接続（接地）されている。

第２図（ｂ）および（ｃ）に示されるように、ワード線
−Ｌｏ、ＷＬｚ（、ＷＬｎ、ＷＬｉ、・・・）に設けら
れた試験用メモリ・セル・トランジスタＭＣｏは、コン
トロール・ゲー）３（フローティング・ゲート２）の下
方のＰ型基板１（ゲート領域）が高濃度のＰ１不純物領
域とされ、これにより該トランジスタの閾値電圧が高く
なるようになされている。また、ワード線　−Ｌ＋　（
、ＷＬｓ、ＷＬｓ、・・・）に設けられた試験用メモリ
・セル・トランジスタＭＣＩ　は、通常の未書き込みメ
モリ・セル・トランジスタＭＣと同じものである。ここ
で、試験用メモリ・セル・トランジスタＭＣ，の閾値電
圧を高くするための高濃度のＰ゛不純物領域は、トラン
ジスタのアイソレーシッン用の不純物拡散の工程におい
て同時に形成することができる。

第２図に示す半導体記憶装置の実施例において、ワード
線の試験（短絡試験）を行う場合には、試験用ビット線
ＢＬｔを高レベルに立ち上げる（プリチャージする）と
共に、ワード線−ＬｏＪＬ、ＷＬｚ、・・・を順に選択
（高レベルに）することにより、閾値電圧が高い試験用
メモリ・セル・トランジスタＭＣ。

および通常の未書き込みメモリ・セル・トランジスタＭ
Ｃと同様な試験用メモリ・セル・トランジスタＭＣ，が
順に選択される。すなわち、試験用メモリ・セル・トラ
ンジスタＭＣ，が選択されると、該トランジスタＭＣ，
の閾値電圧が高くスイッチオフの状態を維持するので試
験用ビット線ＢＬｔのレベルは高レベル“Ｈ”のままと
なり、また、試験用メモリ・セル・トランジスタＭＣ，
が選択されると、該トランジスタＭＣ，はスイッチオン
となり、試験用ビット線ＢＬ、に与えられた電荷が零レ
ベルの金属配線層１０に流されて（ディスチャージされ
て）試験用ビット線ＢＬｔのレベルは低レベル“Ｌ”に
変化する。この試験用ビット線ＢＬｔのレベル変化を試
験用センス回路１１０（図示しない）で検出するように
なっている。ここで、試験用ビット線ＢＬ。

に設けられる試験用センス回路１１０は、通常のビット
線ＢＬに設けられるセンス回路と同様なものである。ま
た、状態“０”の試験用メモリ・セル・トランジスタＭ
Ｃ０を選択した場合の試験用ビット線ＢＬｔのレベルは
高レベル“Ｈ”となり、逆に、状態“１”の試験用メモ
リ・セル・トランジスタＭＣ，を選択した場合の試験用
ビット線ＢＬｔのレベルは低レベル″Ｌ″となる。

このように、ワード線の短絡試験を行う場合には、通常
のメモリ・セルの読み出しと同様に、試験用ビット線Ｂ
Ｌｔを高レベルに立ち上げておき、複数のワード線−り
、、ＷＬ、、ＷＬ□・・・を順次高レベルに立ち上げる
こよにより、順にワード線−り、、ＭＬ、。

ＭＬ□・・・に設けられた試験用メモリ・セル・トラン
ジスタＭＣｏ、ＭＣ０ＭＣａ、・・・を選択して交互に
異なるデ−タ“Ｏ”、”ｌ”、“Ｏ″、・・・を読み出
す、このとき、試験用ビット線ＢＬｔのレベルは、選択
される試験用メモリ・セル・トランジスタＭＣｏ、ＭＣ
Ｉ、ＭＣｏｌ・・・に応じて、“「、“Ｌ”８“Ｈ”、
・・・となる。そして、この試験用ビット線ＢＬｔのレ
ベルが交互に正しく“Ｈ“、“Ｌ”ｍＨ”・・・として
検出されるか否かによって、ワード線が隣接するワード
線と短絡していないかどうかのワード線の試験が行える
ようようになっている。

具体的に、状態“１”を出力すべき（試験用ビット線Ｂ
Ｌｔを低レベル“Ｌ　ＩＩとすべき）ワード線ＩＡＬ、
と、それに隣接する状態“０″を出力すべき（試験用ビ
ット線ＢＬｔを高レベル“Ｈ”とすべき）ワード練れ２
とが短絡（ショート不良）している場合、ワード練れ２
が選択されると、隣接するワードｍＷＬ、も選択された
ことになって試験用メモリ・セル・トランジスタ肛、が
スイッチオンとなり、試験用ビット線ＢＬｔの電荷はデ
ィスチャージされて低レベル“Ｌ”となる、その結果、
ワード線短絡試験において、ワード練れ、およびワード
線−り、の選択時に、試験用ビット線ＢＬｔのレベルが
共に低レベル“Ｌ”となり、該試験用ビット線ＢＬｔを
介して試験用センス回路１１０により検出される信号が
隣接するワード線の選択時に同じレベルとなる。すなわ
ち、交互に異なるデータが出力されないことになる。こ
の結果から、ワード線ＷＬｆｆｉとワード［ＷＬ、との
短絡（ショート不良）が認識され、該半導体記憶装置が
不良であると判断される。このように、ワード線試験は
、例えば、試験用ビット線ＢＬｔを介して試験用センス
回路で検出される信号が交互に異なるものとなるか否か
を識別して行われることになる。

そして、このワード線の試験が終了した場合には、試験
用ビット線ＢＬｔのレベルを高レベルから元に戻す（低
レベルにする）ことにより、紫外線を照射してデータの
消去を行うことなく、他の試験を直ちに行うことができ
る。ここで、例えば、ＥＰＲＯ？１において、メモリ・
セル・トランジスタとして使用するのは、通常のビット
線９に接続されたメモリ・セル・トランジスタ肛だけで
あり、試験用ビット線ＢＬｔに接続された試験用メモリ
・セル・トランジスタＭＣＯ，ＭＣＩ（ワード線試験手
段１００のトランジスタ）は、ワード線の試験を行う時
にだけ使用される。以上において、試験用メモリ・セル
・トランジスタＭＣｏおよびＭＣｔの状態と、試験用ビ
ット線ＢＬ、のレベルおよび試験用センス回路１１０の
出力レベル（相補信号出力を含む）との関係は、半導体
記憶装置の構成により様々に変化し得るが、本実施例の
半導体記憶装置では、複数のワード線が順に選択された
時交互に異なるデータを出力するように構成されている
。

第３図は第２図の半導体記憶装置の変形例を示す図であ
り、同図（ａ）は平面図、同図（ｂ）は＾−Ａ′線断面
図、同図（ｃ）はＢ−Ｂ’線断面図、同図（ｄ）はＣ−
Ｃ”線断面図、そして、同図（ｅ）はＤ−Ｄ’線断面図
である。

第３図に示す半導体記憶装置は、第２図の半導体記憶装
置における試験用ビット線ＢＬ、　（９ｔ）を２つ設け
、ワード線の短絡試験だけでなくワード線の切断試験も
行えるようにしたものであり、他の構成は第２図の半導
体記憶装置と同様である。

すなわち、第３図（ａ）〜（ｅ）に示されるように、本
変形例の半導体記憶装置において、各ワード線ＷＬｏ、
ＷＬ、ＷＬｔの一端には、第１の試験用ビット線ＢＬ□
（９ｔ＋）に各ドレインが接続された試験用メモリ・セ
ル・トランジスタＭＣｏ９ＭＣ０ＭＣｏがそれぞれ設け
られており、さらに、第１の試験用ビット線ＢＬｔ＋（
９ｔ＋）と並列する第２の試験用ビット線ＢＬｔｚ（９
ｔりには各ドレインが接続された試験用メモリ・セル・
トランジスタＭＣ＋、ＭＣｏ、ＭＣ＋がそれぞれ設けら
れている。ここで、各試験用メモリ・セル・トランジス
タ肛０列Ｃ０ＭＣ０団Ｃ＋、ＭＣｏ−ＭＣｔのゲートは
、対応する各ワード練れ。ｉｆ、＋、ＷＬｔに接続され
、ソースはコンタクト領域８を介して金属配線層１０に
接続（接地）されている。

第３図（ｂ）〜（ｅ）に示されるように、第１の試験用
ビット線９ｔｌとワード線−Ｌ１１＋賀Ｌ２（、阿Ｌａ
、ＨＬ１・・・）との交差個所には、ゲート領域を高濃
度のＰ１不純物領域として閾値電圧が高くなるようにさ
れた試験用メモリ・セル・トランジスタＭＣＯが設けら
れ、また、第１の試験用ビット線９□とワード線−Ｌ＋
　（、ＷＬｓＪＬｓ、・・・）との交差個所には、通常
の未書き込みメモリ・セル・トランジスタＭＣと同様な
試験用メモリ・セル・トランジスタＭＣ，が設けられて
いる。さらに、第２の試験用ビット線９□とワード線−
Ｌｏ、ＷＬｚ（、ＷＬａ、ＷＬｉ、・・・）との交差個
所には、通常の未書き込みメモリ・セル・トランジスタ
肛と同様な試験用メモリ・セル・トランジスタＭＣ，が
設けられ、また、第２の試験用ビット線９゜とワード線
−Ｌ＋（、ＷＬ□Ｗｔ、Ｓ、・・・）との交差個所には
、ゲート領域を高濃度のＰ゛不純物領域として閾値電圧
が高くなるようにされた試験用メモリ・セル・トランジ
スタＭＣ，が設けられている。

第３図に示す半導体記憶装置において、ワード線の試験
（短絡試験および切断試験）を行う場合には、まず、第
１の試験用ビット線ＢＬｔ＋を高レベルに立ち上げると
共に、ワード線−り、、　ＭＬ、　、　ＷＬ□・・・を
順に選択して、第１の試験用ビット線ＢＬｔ＋と各ワー
ド線−ＬａＪＬ＋、ＷＬｚとの交差個所に設けられた試
験用メモリ・セル・トランジスタＭＣｏ９ＭＣ８ＭＣ。

を順次選択する。その後、第２の試験用ビット線ＢＬｔ
ｚを高レベルに立ち上げると共に、ワード線ＷＬｏＪＬ
ｔ、ＷＬ□・・・を順に選択して、第２の試験用ビット
線ＢＬｔｚと各ワード線−ＬＯ＋匈り、、ＷＬ、との交
差個所に設けられた試験用メモリ・セル・トランジスタ
ＭＣ＋、ＭＣｖ、ＭＣ＋を順次選択して、第１の試験用
ビット線ＢＬ□を立ち上げたときのレベルと逆のレベル
になるようにする。ここで、状態“Ｏ”の試験用メモリ
・セル・トランジスタＭＣ，が選択されると、該トラン
ジスタ肛。の閾値電圧が高くスイッチオフの状態を維持
するので試験用ビット線ＢＬｔ＋またはＢＬｔｚのレベ
ルは高レベル″Ｈ”のままとなる。また、状態“１”の
試験用メモリ・セル・トランジスタＭＣ，が選択される
と、該トランジスタＭＣ＋　はスイッチオンとなり、試
験用ビット線ＢＬ□およびＢＬｔｚのレベルは低レベル
“Ｌ”に変化スる。

この試験用ビット線ＢＬｔ＋またはＢＬｔｚのレベル変
化は、試験用センス回路１１０．および１１０ｚ　（図
示しない）で検出するようになっている。これらの試験
用センス回路１１０Ｉおよび１１０ｇは、通常のビット
線ＢＬに設けられるセンス回路と同様なものである。

このように、本変形例によるワード線の試験は、まず、
第１の試験用ビット線ＢＬ□を高レベルに立ち上げて複
数のワード線−Ｌｏ、ＷＬ＋、ＷＬｚ、・・・を順次高
レベルに立ち上げることにより、順にワード練れ。。

ＷＬ　Ｉ　、　ＷＬ□・・・に設けられた試験用メモリ
・セル・トランジスタＭＣｏ１ＭＣ＋、ＭＣｏ、・・・
を選択して交互に異なるデータ“０＃、“１”、“０″
、・・・を読み出す。このとき、第１の試験用ビット線
ＢＬｔ　Ｉのレベルは、選択される試験用メモリ・セル
・トランジスタＭＣｏ、ＭＣ＋、ＭＣｏ。

・・・に応じて、“Ｈ”、“Ｌ”、“Ｈ”、・・・とな
る、その後、第２の試験用ビット線ＢＬｔｚを高レベル
に立ち上げて複数のワード線−ＬｏＪＬ＋、ｌｌ４Ｌｚ
、・・・を順次高レベルに立ち上げることにより、順に
ワード線ＷＬｏ、ＷＬ＋、ＷＬｚ。

・・・に設けられた試験用メモリ・セル・トランジスタ
ＭＣ＋、ＭＣｏ、ＭＣ０・・・を選択して交互に異なる
データ“１”、“０”、“１”、・・・を読み出す。こ
のとき、第２の試験用ビット線ＢＬｔｇのレベルは、選
択される試験用メモリ・セル・トランジスタＭＣ，、Ｍ
Ｃ，、ＭＣ，、・・・に応じて、′Ｌ″ｌｌｏ”、“Ｌ
”、・・・となる、そして、この第１の試験用ビット線
ＢＬｔ＋のレベルが交互に正しく“Ｈ”。

“Ｌ″、“Ｈ”、・・・として検出されるか否か、また
、第２の試験用ビット線ＢＬｔｚのレベルが交互に正し
く“Ｌ”。

“Ｈ″、“Ｌ”、・・・として検出されるか否かによっ
て、ワード線が隣接するワード線と短絡（ワード線のシ
ョート不良）していないか、および、ワード線が切断（
ワード線のオープン不良）していないかといったワード
線の試験が行えるようようになっている。

第４図は本発明の半導体記憶装置の他の実施例を示す図
であり、同図（ａ）は平面図、同図（ｂ）はＡ−Ａ”線
断面図、そして、同図（ｃ）はＢ−Ｂ”線断面図である
。同図（ａ）〜（ｃ）に示す半導体記憶装置は、選択時
に試験用ビット線ＢＬ、が高レベル“Ｈ”となる状態“
Ｏ”の試験用メモリ・セル・トランジスタＭＣ，として
、Ｎ型領域４（ドレイン）およびＮ型領域５（ソース）
を持たずトランジスタ構成を持たないようにして形成し
たものを使用し、また、選択時に試験用ビット線ＢＬ＆
が低レベル“Ｌ”となる状態“１”の試験用メモリ・セ
ル・トランジスタＭＣ＋　として、前記実施例と同様に
通常の未書き込みメモリ・セル・トランジスタＭＣと同
様なものを使用するものである。このように、ワード線
試験手段１００としては、試験起動手段２００によりワ
ード試験が立ち上げられた状態で、複数のワード線が順
に選択された時に交互に異なるデータ“Ｏ”、′１′″
（異なるレベル＠Ｈ”、“Ｌ”）を出力するような手段
であればよい。

ここで、第２図の実施例ではワード線ＷＬｏ、ＷＬｚ（
、ＷＬ４．ＷＬ＆、・・・）に対して試験用ビット線Ｂ
Ｌｔを高レベル″Ｈ”とする状態“０″の試験用メモリ
・セル・トランジスタＭＣ，を設け、ワード線−Ｌｌ（
、ＷＬ、、ＷＬｓ、・・・）に対して試験用ビット線Ｂ
Ｌｔを低レベル“Ｌ　１１とする状態“１″の試験用メ
モリ・セル・トランジスタ？’ＩＣ，を設けるように構
成されているが、第４図の実施例ではワード線−Ｌｏ、
ＷＬｚ（。

ＷＬ４．ＷＬ＆、・・・）に対して試験用ビット線ＢＵ
ｔを低レベル“Ｌ”とする状態“１″の試験用メモリ・
セル・トランジスタＭＣＩを設け、ワード線　ＷＬ、（
、ＷＬ３ｉＬＳ、・・・）に対しては試験用ビット線Ｂ
Ｌｔを高レベル“Ｈ”とするようにトランジスタを形成
しないように構成されている。

第５図は第４図の半導体記憶装置の変形例を示す図であ
り、同図（ａ）は平面図、同図（ｂ）は＾−Ａ゛線断面
図、同図（ｃ）はＢ−８’線断面図、同図（ｄ）はｃ−
ｃ’線断面図、そして、同図（ｅ）はＤ−Ｄ’線断面図
である。

第５図の半導体記憶装置の変形例は、第３図の半導体記
憶装置において、選択時に第１および第２の試験用ビッ
ト線ＢＬｔＩ、およびＢＬｔｚが高レベル“Ｈ″となる
状態“Ｏｎの試験用メモリ・セル・トランジスタＭＣｏ
として、Ｎ型領域４（ドレイン）およびＮ型領域５（ソ
ース）を持たずトランジスタ構成を持たないようにして
形成したものを使用し、選択時に第１および第２の試験
用ビット線ＢＬｔ□およびＢＬｔｚが低レベル“Ｌ″と
なる状態“１”の試験用メモリ・セル・トランジスタＭ
Ｃ。

として、前記第４図の実施例と同様に通常の未書き込み
メモリ・セル・トランジスタＭＣと同様なものを使用す
るものである。

上述したように、本発明に係る半導体記憶装置の実施例
は、ワード線試験手段により複数のワード線が順に選択
された時交互に異なるデータを出力するようにされてお
り、試験起動手段により試験モードが起動された時だけ
そのワード線試験手段によるデータが出力され、その出
力データを試験用ビット線を介してセンス回路で検出す
ることによって、ワード線の試験を簡単に行うことがで
きる。そして、このワード線試験で不良とされた半導体
記憶装置を書き込み試験等の前に落とすことによって、
半導体記憶装置の試験全体に対してその試験時間を大幅
に短縮することができる。また、以上の実施例では、本
発明の半導体記憶装置をＥＦＲＯＭとして説明したが、
他のマスクＲＯＭ等の半導体記憶装置であってもよい。

〔発明の効果〕

以上、詳述したように、本発明の半導体記憶装置は、各
メモリ・セルに対して実際に試験用データを書き込まな
くてもワード線の試験を簡単に行うことができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック回路図、第２図は本発明の半導体記憶装置の一実施例を示す図、第３図は第２図の半導体記憶装置の変形例を示す図、第４図は本発明の半導体記憶装置の他の実施例を示す図
、第５図は第４図の半導体記憶装置の変形例を示す図、第６図は一般的なＥＦＲＯＭセルを示す図、第７図は従
来の半導体記憶装置の一例を示す図である。（符号の説明）ｌ・・・Ｐ型シリコン基板、２・・・フローティング・ゲート、３・・・コントロール・ゲート、４・・・ドレイン（ワード線：Ｎ型領域）、５・・・ソ
ース（Ｎ型領域）、６・・・酸化膜、７・・・絶縁膜、８・・・コンタクト領域、９・・・ビット線（金属配線層）、１０・・・金属配線層、１００・・・ワード線試験手段、１１０・・・試験用センス回路、２００・・・試験起動手段、ＭＣ・・・メモリ・セル・トランジスタ、ＭＣＯ，ＭＣ
，・・・試験用メモリ・セル・トランジスタ。を示すブロック回路図第１図（ａ）ＢＢ′線断面図（Ｃ）Ｄ−Ｄ′練断面図（ｅ）第２図の半導体記憶装置の変形例を示す図第３図

Claims

【特許請求の範囲】１、複数のワード線（ＷＬ＿０〜ＷＬ＿３）と、複数の
ビット線（ＢＬ）と、該各ワード線および各ビット線の
交差個所に設けられた複数のメモリ・セル（ＭＣ）とを
具備し、ワード線の試験機能を有する半導体記憶装置で
あって、前記複数のワード線が順に選択された時交互に異なるデ
ータ（“０”、“１”）を出力するように設けられたワ
ード線試験手段（１００）と、該ワード線試験手段を起動させる試験起動手段（２００
）とを具備することを特徴とする半導体記憶装置。２、前記試験起動手段（２００）は、前記ワード線試験
手段におけるトランジスタのドレインに接続される試験
用ビット線（ＢＬ＿ｔ）を備え、前記ワード線試験手段
（１００）は、該試験用ビット線のレベルを検出する試
験用センス回路（１１０）を備え、前記試験用ビット線
を選択レベルにすると共に前記ワード線を順に選択レベ
ルにして該試験用ビット線に設けられた試験用センス回
路の出力を検出することで前記ワード線の短絡試験を行
うようにしたことを特徴とする請求項第１項に記載の半
導体記憶装置。３、前記試験起動手段（２００）は、前記ワード線試験
手段におけるトランジスタのドレインに接続される第１
および第２の試験用ビット線（ＢＬ＿ｔ＿１、ＢＬ＿ｔ
＿２）を備え、前記ワード線試験手段（１００）は、該
第１および第２の試験用ビット線の各レベルを検出する
第１および第２の試験用センス回路（１１０＿１、１１
０＿２）を備え、前記第１の試験用ビット線を選択レベ
ルにすると共に前記ワード線を順に選択レベルにして該
第１の試験用ビット線に設けられた該第１の試験用セン
ス回路の出力を検出し、且つ、前記第２の試験用ビット
線を選択レベルにすると共に前記ワード線を順に選択レ
ベルにして該第２の試験用ビット線に設けられた該第２
の試験用センス回路の出力を検出して、前記ワード線の
短絡試験および切断試験を行うようにしたことを特徴と
する請求項第１項に記載の半導体記憶装置。４、前記ワード線試験手段（１００）は、各ワード線（
ＷＬ＿０〜ＷＬ＿３）と少なくとも１つの試験用ビット
線（ＢＬ＿ｔ；ＢＬ＿ｔ＿１、ＢＬ＿ｔ＿２）との交差
個所にそれぞれ設けられた試験用メモリ・セル・トラン
ジスタ（ＭＣ＿０、ＭＣ＿１）を具備し、該各試験用メ
モリ・セル・トランジスタはビット線方向、および／ま
たは、ワード線方向において交互に閾値電圧が異なるよ
うにして形成されている請求項第２項または第３項のい
ずれかに記載の半導体記憶装置。５、前記ワード線試験手段（１００）の試験用メモリ・
セル・トランジスタ（ＭＣ＿０、ＭＣ＿１）は、当該試
験用メモリ・セル・トランジスタのゲート領域の不純物
濃度により閾値電圧を交互に異ならせるようにして形成
されている請求項第４項に記載の半導体記憶装置。６、前記半導体記憶装置はＥＰＲＯＭであり、前記ワー
ド線試験手段（１００）の試験用メモリ・セル・トラン
ジスタ（ＭＣ＿０、ＭＣ＿１）はＥＰＲＯＭのメモリ・
セル・トランジスタで形成されている請求項第４項に記
載の半導体記憶装置。７、前記ワード線試験手段（１００）は、各ワード線（
ＷＬ＿０〜ＷＬ＿３）と少なくとも１つの試験用ビット
線（ＢＬ＿ｔ；ＢＬ＿ｔ＿１、ＢＬ＿ｔ＿２）との交差
個所にそれぞれ設けられた試験用メモリ・セル・トラン
ジスタ（ＭＣ＿０、ＭＣ＿１）を具備し、該各試験用メ
モリ・セル・トランジスタはビット線方向、および／ま
たは、ワード線方向において一つ置きに設けられたセル
・トランジスタとして構成されている請求項第２項また
は第３項のいずれかに記載の半導体記憶装置。