JPH03237700A - 記憶素子のアクセスタイム測定方式 - Google Patents
記憶素子のアクセスタイム測定方式Info
- Publication number
- JPH03237700A JPH03237700A JP2034288A JP3428890A JPH03237700A JP H03237700 A JPH03237700 A JP H03237700A JP 2034288 A JP2034288 A JP 2034288A JP 3428890 A JP3428890 A JP 3428890A JP H03237700 A JPH03237700 A JP H03237700A
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- JP
- Japan
- Prior art keywords
- access time
- data
- storage element
- clock pulse
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- Prior art date
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
記憶素子にアドレスを入力してから当該アドレスからの
データが出力されるまでの時間を測定する記憶素子のア
クセスタイム測定方式に関し、高速化した記憶素子のア
クセスタイムを正確に測定することができるようにする
ことを目的とし、 記憶素子にアドレスを入力してから当該アドレスからの
データが出力されるまでの時間を測定する記憶素子のア
クセスタイム測定方式において、位相差を有するｔ！ｓ
１及び第２のクロックパルスを発生するクロックパルス
発生手段と、上記記憶素子の出力データを受けるデータ
レジスタを設け、上記第１のクロックパルスにより記憶
素子にアドレスを入力するアドレス発生手段を設けると
共に上記第２のクロックパルス発生時に上記データレジ
スタにデータが格納されたかどうかによりアクセスタイ
ムを測定するものとして構成する。
データが出力されるまでの時間を測定する記憶素子のア
クセスタイム測定方式に関し、高速化した記憶素子のア
クセスタイムを正確に測定することができるようにする
ことを目的とし、 記憶素子にアドレスを入力してから当該アドレスからの
データが出力されるまでの時間を測定する記憶素子のア
クセスタイム測定方式において、位相差を有するｔ！ｓ
１及び第２のクロックパルスを発生するクロックパルス
発生手段と、上記記憶素子の出力データを受けるデータ
レジスタを設け、上記第１のクロックパルスにより記憶
素子にアドレスを入力するアドレス発生手段を設けると
共に上記第２のクロックパルス発生時に上記データレジ
スタにデータが格納されたかどうかによりアクセスタイ
ムを測定するものとして構成する。
本発明は、記憶素子のアクセスタイム測定方式に係り、
特に記憶素子にアドレスを入力してから当該アドレスか
らのデータが出力されるまでの時間を測定する記憶素子
のアクセスタイム測定方式〔従来の技術〕 上述のような記憶素子のアクセスタイム測定方式として
次のようなものがある。これは第１０図及び第１１図に
示すように、メモリテスタな用いアドレスを指定して、
記憶素子の当該アドレスに格納されたデータが出力され
るまでの時間Ｔ ａ ａを計測するものである。
特に記憶素子にアドレスを入力してから当該アドレスか
らのデータが出力されるまでの時間を測定する記憶素子
のアクセスタイム測定方式〔従来の技術〕 上述のような記憶素子のアクセスタイム測定方式として
次のようなものがある。これは第１０図及び第１１図に
示すように、メモリテスタな用いアドレスを指定して、
記憶素子の当該アドレスに格納されたデータが出力され
るまでの時間Ｔ ａ ａを計測するものである。
第１０図にはＳ Ｔ ＲＡ Ｍ （５ｅｌｆ Ｔｉｍｉ
ｎｇ ＲＡＭ ）を示しており、同図において、１１は
ＲＡＭ１２アドレスデータを格納しておくアドレスレジ
スタ、１３はビットセレクト信号を格納しておくビット
セレクトレジスタ、１４はライトイネプル信号を格納し
ておくライトイネーブルレジスタ、１５は入力するデー
タを格納しておくデータインレジスタを示している。こ
れらのレジスタ１２．１３．１４．１５はパルス幅を狭
くするチョッパ１６を介して入力されるクロック信号に
よりＲＡＭＩＩに、夫々のレジスタが格納しているデー
タを出力し、ＲＡＭＩＩは所定のアドレスに格納したデ
ータを出力端子ＤＯから出力する。
ｎｇ ＲＡＭ ）を示しており、同図において、１１は
ＲＡＭ１２アドレスデータを格納しておくアドレスレジ
スタ、１３はビットセレクト信号を格納しておくビット
セレクトレジスタ、１４はライトイネプル信号を格納し
ておくライトイネーブルレジスタ、１５は入力するデー
タを格納しておくデータインレジスタを示している。こ
れらのレジスタ１２．１３．１４．１５はパルス幅を狭
くするチョッパ１６を介して入力されるクロック信号に
よりＲＡＭＩＩに、夫々のレジスタが格納しているデー
タを出力し、ＲＡＭＩＩは所定のアドレスに格納したデ
ータを出力端子ＤＯから出力する。
そして、第１１図に示すようにクロックパルスの立ち下
りからデータが出力されるまでの時間Ｔａａをアクセス
タイムとして計測するものである。
りからデータが出力されるまでの時間Ｔａａをアクセス
タイムとして計測するものである。
ところで近年記憶素子の性能は向上して、上述のような
メモリテスタの能力を越える素子が使用されている。即
ち記憶素子のアクセスタイムがメモリテスタの測定精度
と同程度にまで高速化しているため、アクセスタイムの
正確な測定が出来ないものとなっているのである。
メモリテスタの能力を越える素子が使用されている。即
ち記憶素子のアクセスタイムがメモリテスタの測定精度
と同程度にまで高速化しているため、アクセスタイムの
正確な測定が出来ないものとなっているのである。
そこで本発明は、高速化した記憶素子のアクセスタイム
を正確に測定することができる記憶素子のアクセスタイ
ム測定方式を提供することを目的とする。
を正確に測定することができる記憶素子のアクセスタイ
ム測定方式を提供することを目的とする。
本発明にあって、上記の課題を解決するための手段は、
第１図に示すように、記憶素子１にアドレスを入力して
から当該アドレスからのデータが出力されるまでの時間
を測定する記憶素子のアクセスタイム測定方式において
、位相差を有する第１及び第２のクロックパルスを発生
するクロックパルス発生手段２と、上記記憶素子の出力
データを受けるデータレジスタ３を設け、上記第１のク
ロックパルスにより記憶素子１にアドレスを入力するア
ドレス発生手段４を設けると共に上記第２のクロックパ
ルス発生時に上記データレジスタ３にデータが格納され
たかどうかによりアクセスタイムを測定することである
。
第１図に示すように、記憶素子１にアドレスを入力して
から当該アドレスからのデータが出力されるまでの時間
を測定する記憶素子のアクセスタイム測定方式において
、位相差を有する第１及び第２のクロックパルスを発生
するクロックパルス発生手段２と、上記記憶素子の出力
データを受けるデータレジスタ３を設け、上記第１のク
ロックパルスにより記憶素子１にアドレスを入力するア
ドレス発生手段４を設けると共に上記第２のクロックパ
ルス発生時に上記データレジスタ３にデータが格納され
たかどうかによりアクセスタイムを測定することである
。
本発明によれば、第１のクロックパルスにより記憶素子
にアドレスが入力され、その出力はデータレジスタに格
納される。このとき第２のクロックパルスの発生時にこ
のデータレジスタにデータが格納されたかどうかを確認
し、データが格納されていれば、この記憶素子アクセス
タイムは第１のクロックパルスと第２のクロックパルス
の位相差Ｔｄ以内であることが解る。そこでＴｄの値を
変化させ上記の処理を行なうことによりアクセスタイム
の測定を行なうことができる。
にアドレスが入力され、その出力はデータレジスタに格
納される。このとき第２のクロックパルスの発生時にこ
のデータレジスタにデータが格納されたかどうかを確認
し、データが格納されていれば、この記憶素子アクセス
タイムは第１のクロックパルスと第２のクロックパルス
の位相差Ｔｄ以内であることが解る。そこでＴｄの値を
変化させ上記の処理を行なうことによりアクセスタイム
の測定を行なうことができる。
（実施例）
以下本発明に係る記憶素子のアクセスタイム測定方式の
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
第２図及び第３図は本発明に係る記憶素子のアクセスタ
イム測定方式の第一の実施例を示すものである。本実施
例はおいて記憶素子は従来と同様のＳＴＲＡＭで従来と
同様にＲＡＭ２１アドレスレジスタ２４、ビットセレク
トレジスタ２５、ライトイネーブルレジスタ２６、デー
タインレジスタ２７の他、ＲＡＭ２１のデータアウト端
子ＤＯからの出力は２つに分岐し、一方の出力はデータ
レジスタ２３に接続されている。また、クロック信号Ｃ
ＬＫは２つに分岐し、一方のクロック信号は遅延時間Ｔ
ｄｌの遅延素子３０とチョッパ２８を介して上記の各レ
ジスタ２４．２５．２６．２７に接続されている。また
、クロックパルスのもう一方は上述したデータレジスタ
２３に接続している。ここで上述したＴｄｌの値はこの
クロックパルスの周期でより短い値とし、第３図に示す
ように遅延素子３０を介して出力されるパルスと、直接
出力されるパルス（次の夕くングで出力されるパルス）
との間にで−Ｔｄｌの位相差を有する。ここでての値を
可変なものとすればて−Ｔｄｌの値を任意に設定するこ
とができる。
イム測定方式の第一の実施例を示すものである。本実施
例はおいて記憶素子は従来と同様のＳＴＲＡＭで従来と
同様にＲＡＭ２１アドレスレジスタ２４、ビットセレク
トレジスタ２５、ライトイネーブルレジスタ２６、デー
タインレジスタ２７の他、ＲＡＭ２１のデータアウト端
子ＤＯからの出力は２つに分岐し、一方の出力はデータ
レジスタ２３に接続されている。また、クロック信号Ｃ
ＬＫは２つに分岐し、一方のクロック信号は遅延時間Ｔ
ｄｌの遅延素子３０とチョッパ２８を介して上記の各レ
ジスタ２４．２５．２６．２７に接続されている。また
、クロックパルスのもう一方は上述したデータレジスタ
２３に接続している。ここで上述したＴｄｌの値はこの
クロックパルスの周期でより短い値とし、第３図に示す
ように遅延素子３０を介して出力されるパルスと、直接
出力されるパルス（次の夕くングで出力されるパルス）
との間にで−Ｔｄｌの位相差を有する。ここでての値を
可変なものとすればて−Ｔｄｌの値を任意に設定するこ
とができる。
本実施例に係る記憶素子のアクセスタイム測定方式によ
れば、第３図に示すように遅延化されたクロックパルス
がアドレスレジスタ２４とピットレジスタ２５に入力さ
れると、夫々のレジスタ２４．２５から所定のデータが
ＲＡＭ２１に入力し、ＲＡＭ２１はデータを出力する。
れば、第３図に示すように遅延化されたクロックパルス
がアドレスレジスタ２４とピットレジスタ２５に入力さ
れると、夫々のレジスタ２４．２５から所定のデータが
ＲＡＭ２１に入力し、ＲＡＭ２１はデータを出力する。
そしてこのデータは、データレジスタ２３に入力されて
−Ｔｄｌ後に入力したクロックによりデータを出力する
。このとき、まだデータが入力していないときには、デ
ータレジスタからデータは出力されない。この作用によ
りクロックパルスの周期τを変化させ、データレジスタ
からデータが出力される最小ので−Ｔｄｌの値を当該記
憶素子のアクセスタイムＴ ａ ａとして測定すること
ができる。
−Ｔｄｌ後に入力したクロックによりデータを出力する
。このとき、まだデータが入力していないときには、デ
ータレジスタからデータは出力されない。この作用によ
りクロックパルスの周期τを変化させ、データレジスタ
からデータが出力される最小ので−Ｔｄｌの値を当該記
憶素子のアクセスタイムＴ ａ ａとして測定すること
ができる。
第４図及び第５図は本発明に係る記憶素子のアクセスタ
イム測定方式の第２の実施例を示すものである。本実施
例では第１の実施例と同様のＳＴＲＡＭの試験を行なう
ものとして、第１の実施例と同一の部分には第１の実施
例と同一の符号を付してその詳細な説明は省略する。そ
して本実施例では位相差Ｔｄ２を有する第１及び第２の
クロックパルスを発生するクロックパルス発生１段３２
として２つのクロックパルス発生源から上述した第１の
実施例と同様に、チョッパ３８．３９を介してデータレ
ジスタ２３及び他のレジスタ２４．２５．２６．２７に
入力するものとしている。本実施例でも、第５図に示す
ように、クロックパルスの周期τを変化させデータレジ
スタからデータが出力される最小のτ−Ｔｄ２の値を当
該記憶素子のアクセスタイムＴａａとして測定すること
ができる。
イム測定方式の第２の実施例を示すものである。本実施
例では第１の実施例と同様のＳＴＲＡＭの試験を行なう
ものとして、第１の実施例と同一の部分には第１の実施
例と同一の符号を付してその詳細な説明は省略する。そ
して本実施例では位相差Ｔｄ２を有する第１及び第２の
クロックパルスを発生するクロックパルス発生１段３２
として２つのクロックパルス発生源から上述した第１の
実施例と同様に、チョッパ３８．３９を介してデータレ
ジスタ２３及び他のレジスタ２４．２５．２６．２７に
入力するものとしている。本実施例でも、第５図に示す
ように、クロックパルスの周期τを変化させデータレジ
スタからデータが出力される最小のτ−Ｔｄ２の値を当
該記憶素子のアクセスタイムＴａａとして測定すること
ができる。
第６図及び第７図は本発明に係る記憶素子のアクセスタ
イム測定方式の第３の実施例を示すものである。本実施
例では第１の実施例と同様のＳＴＲＡＭの試験を行なう
ものとして、第１の実施例と同一の部分には第１の実施
例と同一の符号を付してその詳細な説明は省略する。そ
して本実施例ではクロックパルス発生手段４２として１
つのクロックパルス発生源からチョッパ４８を介したク
ロックパルスを２つに分岐させて可変な位相差Ｔｄ３を
データレジスタに入力するべきクロックパルスに発生さ
せる可変遅延装置４９を設けている。そして本実施例で
は可変遅延装置４９によりＴｄ３を変化させ、第７図に
示すように、データレジスタからデータが出力される最
小のＴｄ３の値を当該記憶素子のアクセスタイムＴａａ
として測定することができる。
イム測定方式の第３の実施例を示すものである。本実施
例では第１の実施例と同様のＳＴＲＡＭの試験を行なう
ものとして、第１の実施例と同一の部分には第１の実施
例と同一の符号を付してその詳細な説明は省略する。そ
して本実施例ではクロックパルス発生手段４２として１
つのクロックパルス発生源からチョッパ４８を介したク
ロックパルスを２つに分岐させて可変な位相差Ｔｄ３を
データレジスタに入力するべきクロックパルスに発生さ
せる可変遅延装置４９を設けている。そして本実施例で
は可変遅延装置４９によりＴｄ３を変化させ、第７図に
示すように、データレジスタからデータが出力される最
小のＴｄ３の値を当該記憶素子のアクセスタイムＴａａ
として測定することができる。
第８図及び第９図は本発明に係る記憶素子のアクセスタ
イム測定方式の第４の実施例を示すものである。本実施
例では第１の実施例と同様のＳＴＲＡＭの試験を行なう
ものとして、第１の実施例と同一の部分には第１の実施
例と同一の符号を付してその詳細な説明は省略する。そ
して本実施例では位相差Ｔｄ４を宥する第１及び第２の
クロックパルスを発生するクロックパルス発生手段５２
として、２つのクロックパルス発生から上述した第３の
実施例と同様に、チョッパ５８．５９を介してデータレ
ジスタ２３及び他のレジスタ２４．２５．２６．２７に
入力するものとしている。そして本実施例では両クロッ
クの位相差Ｔｄ４を変化させ、第９図に示すように、デ
ータレジスタからデータが出力される最小のＴｄ ４の
値を当該記憶素子のアクセスタイムＴａａとして測定す
ることができる。
イム測定方式の第４の実施例を示すものである。本実施
例では第１の実施例と同様のＳＴＲＡＭの試験を行なう
ものとして、第１の実施例と同一の部分には第１の実施
例と同一の符号を付してその詳細な説明は省略する。そ
して本実施例では位相差Ｔｄ４を宥する第１及び第２の
クロックパルスを発生するクロックパルス発生手段５２
として、２つのクロックパルス発生から上述した第３の
実施例と同様に、チョッパ５８．５９を介してデータレ
ジスタ２３及び他のレジスタ２４．２５．２６．２７に
入力するものとしている。そして本実施例では両クロッ
クの位相差Ｔｄ４を変化させ、第９図に示すように、デ
ータレジスタからデータが出力される最小のＴｄ ４の
値を当該記憶素子のアクセスタイムＴａａとして測定す
ることができる。
（発明の効果）
以上説明したように、本発明によれば位相差Ｔｄを有す
る第１及び第２のクロックパルスを発生するクロックパ
ルス発生手段と、上記記憶素子の出力データを受けるデ
ータレジスタを設け、上記第１のクロックパルスにより
記憶素子にアドレスを入力するアドレス発生手段を設け
ると共に上記第２のクロックパルス発生時に上記データ
レジスタにデータが格納されたかどうかによりアクセス
タイムを測定することとしたから、試験装置のサイクル
タイムを高速化することなく高速化した記憶素子のアク
セスタイムを正確に測定することができるという効果を
奏する。
る第１及び第２のクロックパルスを発生するクロックパ
ルス発生手段と、上記記憶素子の出力データを受けるデ
ータレジスタを設け、上記第１のクロックパルスにより
記憶素子にアドレスを入力するアドレス発生手段を設け
ると共に上記第２のクロックパルス発生時に上記データ
レジスタにデータが格納されたかどうかによりアクセス
タイムを測定することとしたから、試験装置のサイクル
タイムを高速化することなく高速化した記憶素子のアク
セスタイムを正確に測定することができるという効果を
奏する。
第１図は本発明の原理図、第２図は本発明に係る記憶素
子のアクセスタイム測定方式の第１の実施例を示すブロ
ック図、第３図は第２図に示した記憶素子のアクセスタ
イム測定方式の作動を示すタイくングチャート、第４図
は本発明に係る記憶素子のアクセスタイム測定方式の第
２の実施例を示すブロック図、第５図は第４図に示した
記憶素子のアクセスタイム測定方式の作動を示すタイく
ングチャート、第６図は本発明に係る記憶素子のアクセ
スタイム測定方式の第３の実施例を示すブロック図、第
７図は第６図に示した記憶素子のアクセスタイム測定方
式の作動を示すタイミングチャート、第８図は本発明に
係る記憶素子のアクセスタイム測定方式の第４の実施例
を示すブロック図、第９図は第８図に示した記憶素子の
アクセスタイム測定方式の作動を示すタイミングチャー
ト、第１０図は従来の記憶素子のアクセスタイム測定方
式を示すブロック図、第１１図は第１０図に示した記憶
素子のアクセスタイム測定方式の作動を示すタイくング
チャートである。 ｌ・・・記憶素子 ２・・・クロックパルス発生手段 ３・・・データレジスタ ４・・・アドレス発生手段 木椿呵／１．！Ｉ、（豐の ｌＩ ｌ 図 雫 悶 第 悶 ８ ９ ′第３鴛施肩りのイ乍ψカ フ１１ 第 ■ 図
子のアクセスタイム測定方式の第１の実施例を示すブロ
ック図、第３図は第２図に示した記憶素子のアクセスタ
イム測定方式の作動を示すタイくングチャート、第４図
は本発明に係る記憶素子のアクセスタイム測定方式の第
２の実施例を示すブロック図、第５図は第４図に示した
記憶素子のアクセスタイム測定方式の作動を示すタイく
ングチャート、第６図は本発明に係る記憶素子のアクセ
スタイム測定方式の第３の実施例を示すブロック図、第
７図は第６図に示した記憶素子のアクセスタイム測定方
式の作動を示すタイミングチャート、第８図は本発明に
係る記憶素子のアクセスタイム測定方式の第４の実施例
を示すブロック図、第９図は第８図に示した記憶素子の
アクセスタイム測定方式の作動を示すタイミングチャー
ト、第１０図は従来の記憶素子のアクセスタイム測定方
式を示すブロック図、第１１図は第１０図に示した記憶
素子のアクセスタイム測定方式の作動を示すタイくング
チャートである。 ｌ・・・記憶素子 ２・・・クロックパルス発生手段 ３・・・データレジスタ ４・・・アドレス発生手段 木椿呵／１．！Ｉ、（豐の ｌＩ ｌ 図 雫 悶 第 悶 ８ ９ ′第３鴛施肩りのイ乍ψカ フ１１ 第 ■ 図
Claims (1)
- 【特許請求の範囲】 記憶素子（１）にアドレスを入力してから当該アドレス
からのデータが出力されるまでの時間を測定する記憶素
子のアクセスタイム測定方式において、 位相差Ｔｄを有する第１及び第２のクロックパルスを発
生するクロックパルス発生手段（２）と、 上記記憶素子の出力データを受けるデータレジスタ（３
）を設け、 上記第１のクロックパルスにより記憶素子 （１）にアドレスを入力するアドレス発生手段（４）を
設けると共に上記第２のクロックパルス発生時に上記デ
ータレジスタ（３）にデータが格納されたかどうかによ
りアクセスタイムを測定することを特徴とする記憶素子
のアクセスタイム測定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034288A JPH03237700A (ja) | 1990-02-15 | 1990-02-15 | 記憶素子のアクセスタイム測定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034288A JPH03237700A (ja) | 1990-02-15 | 1990-02-15 | 記憶素子のアクセスタイム測定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237700A true JPH03237700A (ja) | 1991-10-23 |
Family
ID=12409969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034288A Pending JPH03237700A (ja) | 1990-02-15 | 1990-02-15 | 記憶素子のアクセスタイム測定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237700A (ja) |
-
1990
- 1990-02-15 JP JP2034288A patent/JPH03237700A/ja active Pending
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