JPH04225183A - 遅延時間測定装置 - Google Patents
遅延時間測定装置Info
- Publication number
- JPH04225183A JPH04225183A JP2416430A JP41643090A JPH04225183A JP H04225183 A JPH04225183 A JP H04225183A JP 2416430 A JP2416430 A JP 2416430A JP 41643090 A JP41643090 A JP 41643090A JP H04225183 A JPH04225183 A JP H04225183A
- Authority
- JP
- Japan
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- data
- delay time
- circuit
- clock
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 5
- 238000005259 measurement Methods 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は遅延時間測定装置に関し、特に情
報処理装置に用いる論理ＬＳＩ内の特定の信号パスの遅
延時間測定装置に関するもである。
報処理装置に用いる論理ＬＳＩ内の特定の信号パスの遅
延時間測定装置に関するもである。
【０００２】
【従来技術】従来、ＬＳＩの性能を測定するために、Ｌ
ＳＩ内で最も遅延時間が大きな信号経路について遅延時
間を測定している。
ＳＩ内で最も遅延時間が大きな信号経路について遅延時
間を測定している。
【０００３】この様な遅延時間測定方式では、ＬＳＩの
所定入力端子に対して、対応出力端子に出力されるデー
タが毎クロック変化する様なデータを印加し、更にクロ
ック周期を次第に早い方に変化させることにより、当該
出力端子に導出されるデータが予想したものと合致して
いるかどうかを判定する方式となっている。
所定入力端子に対して、対応出力端子に出力されるデー
タが毎クロック変化する様なデータを印加し、更にクロ
ック周期を次第に早い方に変化させることにより、当該
出力端子に導出されるデータが予想したものと合致して
いるかどうかを判定する方式となっている。
【０００４】しかしながら、ＬＳＩ内の論理回路の制御
が複雑な場合には、この試験用の入力データを作成する
ために手間がかかり、測定時間が長くなるという欠点が
ある。更には、入力データのミスにより遅延時間測定の
正確さに欠けるという欠点もある。
が複雑な場合には、この試験用の入力データを作成する
ために手間がかかり、測定時間が長くなるという欠点が
ある。更には、入力データのミスにより遅延時間測定の
正確さに欠けるという欠点もある。
【０００５】
【発明の目的】本発明の目的は、測定時間を短縮して正
確な測定結果が得られるようにした遅延時間測定装置を
提供することである。
確な測定結果が得られるようにした遅延時間測定装置を
提供することである。
【０００６】
【発明の構成】本発明によれば、遅延時間測定モード時
に、１クロック毎に変化するデータを発生するデータ発
生手段と、前記データが入力に印加された被測定回路の
出力データの１クロック毎のデータパターンの変化を検
出する検出手段と、クロック周期を変化制御する手段と
を含み、前記出力データの１クロック毎のデータパター
ンの変化態様に応じて前記被測定回路の遅延時間を測定
するようにしたことを特徴とする遅延時間測定装置が得
られる。
に、１クロック毎に変化するデータを発生するデータ発
生手段と、前記データが入力に印加された被測定回路の
出力データの１クロック毎のデータパターンの変化を検
出する検出手段と、クロック周期を変化制御する手段と
を含み、前記出力データの１クロック毎のデータパター
ンの変化態様に応じて前記被測定回路の遅延時間を測定
するようにしたことを特徴とする遅延時間測定装置が得
られる。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の一実施例のブロック図であ
る。本例においては、演算器３（被測定回路）と、演算
器３で演算するデータを格納する第１の入力レジスタ１
及び第２の入力レジスタ２と、演算結果を格納する出力
レジスタ４と、遅延時間測定用のデータを発生するデー
タ発生回路５と、遅延時間測定モード信号１０３ がア
クティブになっている時データ発生回路５で発生された
測定用データ５１〜５２を選択し、非アクティブの時演
算データ１０１ 〜１０２ を選択する第１の選択回路
６及び第２の選択回路７と、出力レジスタの出力データ
４１を格納する比較データレジスタ８と、比較データ８
１と次の出力データ４１の値とを比較する比較回路９と
から構成されている。
る。本例においては、演算器３（被測定回路）と、演算
器３で演算するデータを格納する第１の入力レジスタ１
及び第２の入力レジスタ２と、演算結果を格納する出力
レジスタ４と、遅延時間測定用のデータを発生するデー
タ発生回路５と、遅延時間測定モード信号１０３ がア
クティブになっている時データ発生回路５で発生された
測定用データ５１〜５２を選択し、非アクティブの時演
算データ１０１ 〜１０２ を選択する第１の選択回路
６及び第２の選択回路７と、出力レジスタの出力データ
４１を格納する比較データレジスタ８と、比較データ８
１と次の出力データ４１の値とを比較する比較回路９と
から構成されている。
【０００９】遅延時間測定モード信号１０３ が非アク
ティブの時には、第１の選択回路６、第２の選択回路７
は演算データ１０２ 〜１０２ を選択する。選択デー
タ６１，７１は夫々第１の入力レジスタ１，第２の入力
レジスタ２に格納され、入力データ１１〜２１として演
算器３に入力されて演算される。結果データ３１は出力
レジスタ４に格納され出力データ４１になる。
ティブの時には、第１の選択回路６、第２の選択回路７
は演算データ１０２ 〜１０２ を選択する。選択デー
タ６１，７１は夫々第１の入力レジスタ１，第２の入力
レジスタ２に格納され、入力データ１１〜２１として演
算器３に入力されて演算される。結果データ３１は出力
レジスタ４に格納され出力データ４１になる。
【００１０】次に、遅延時間測定モード信号１０３ が
アクティブになっている時は、第１の選択回路６，第２
の選択回路７は測定用データ５１〜５２を選択する。デ
ータ発生回路５は測定用データ５１として２種類のデー
タを１クロツク毎に交互に発生し、測定用データ５２と
して固定データを発生する。
アクティブになっている時は、第１の選択回路６，第２
の選択回路７は測定用データ５１〜５２を選択する。デ
ータ発生回路５は測定用データ５１として２種類のデー
タを１クロツク毎に交互に発生し、測定用データ５２と
して固定データを発生する。
【００１１】ここで、データのビット幅を８ビットとし
て、測定用データ５１は、１６進数で“００”と“０１
”が発生され、測定用データ５２は“ＦＦ”が発生され
るものとする。
て、測定用データ５１は、１６進数で“００”と“０１
”が発生され、測定用データ５２は“ＦＦ”が発生され
るものとする。
【００１２】測定用データ５１〜５２は第１の選択回路
６，第２の選択回路７で選択され、選択データ６１，７
１として第１の入力レジスタ１と第２の入力レジスタ２
に格納され、演算器３の入力データ１１，２１となり加
算が行われる。
６，第２の選択回路７で選択され、選択データ６１，７
１として第１の入力レジスタ１と第２の入力レジスタ２
に格納され、演算器３の入力データ１１，２１となり加
算が行われる。
【００１３】この時、入力データ２１は“ＦＦ”固定で
あり、入力データ１は１クロック毎に“００”と“０１
”が変化するため演算器３で加算した結果の結果データ
３１は、“ＦＦ”と“００”を１クロック毎に交互に繰
返し、出力レジスタ４に格納される。出力データ４１は
比較データレジスタ８に格納されるが、出力データ４１
は１クロック毎に“ＦＦ”と“００”が交互に変化する
ため、比較データ８１も“ＦＦ”と“００”が交互に変
化する。
あり、入力データ１は１クロック毎に“００”と“０１
”が変化するため演算器３で加算した結果の結果データ
３１は、“ＦＦ”と“００”を１クロック毎に交互に繰
返し、出力レジスタ４に格納される。出力データ４１は
比較データレジスタ８に格納されるが、出力データ４１
は１クロック毎に“ＦＦ”と“００”が交互に変化する
ため、比較データ８１も“ＦＦ”と“００”が交互に変
化する。
【００１４】このため、比較回路に入力される出力デー
タ４１と比較データ８１の関係は、“００”／ＦＦ”ま
たは“ＦＦ／００”と常に逆の関係にあるので、もし全
ビットが逆の値であれば、比較回路９はエラー信号９１
を立てない。
タ４１と比較データ８１の関係は、“００”／ＦＦ”ま
たは“ＦＦ／００”と常に逆の関係にあるので、もし全
ビットが逆の値であれば、比較回路９はエラー信号９１
を立てない。
【００１５】この状態で、クロックサイクルを徐々に速
くしていくことにより、クロックサイクルが演算器３で
演算する遅延時間よりも速くなったところで、出力レジ
スタ４に格納されるデータは正しい演算結果でなくなる
ので、出力データ４１と比較データ８１を比較回路９で
比較した結果、全ビット逆の値でなくなるため、エラー
信号９１が立てられ、この時のクロックサイクルで演算
器３のパスの最大遅延時間が決定できる。
くしていくことにより、クロックサイクルが演算器３で
演算する遅延時間よりも速くなったところで、出力レジ
スタ４に格納されるデータは正しい演算結果でなくなる
ので、出力データ４１と比較データ８１を比較回路９で
比較した結果、全ビット逆の値でなくなるため、エラー
信号９１が立てられ、この時のクロックサイクルで演算
器３のパスの最大遅延時間が決定できる。
【００１６】尚、上記測定用データパターンの例は単に
一例を示したにすぎず、被測定回路の構成に応じて種々
の変形が可能である。
一例を示したにすぎず、被測定回路の構成に応じて種々
の変形が可能である。
【００１７】
【発明の効果】以上説明したように本発明によれば、遅
延時間を測定するための入力データを発生する手段と、
出力データの正当性を検出する手段とを設けることによ
り、遅延時間測定のために複雑なデータを作る手間を省
くだけでなく、データ間違い等による測定作業の遅れを
防ぐことができ、よって遅延時間測定のための作業時間
が短縮可能となるという効果がある。
延時間を測定するための入力データを発生する手段と、
出力データの正当性を検出する手段とを設けることによ
り、遅延時間測定のために複雑なデータを作る手間を省
くだけでなく、データ間違い等による測定作業の遅れを
防ぐことができ、よって遅延時間測定のための作業時間
が短縮可能となるという効果がある。
【図１】本発明の実施例の回路図である。
１，２ 入力レジスタ
３ 演算回路
４ 出力レジスタ
５ データ発生回路
８ 比較データレジスタ
９ 比較回路
Claims (1)
- 【請求項１】 遅延時間測定モード時に、１クロック
毎に変化するデータを発生するデータ発生手段と、前記
データが入力に印加された被測定回路の出力データの１
クロック毎のデータパターンの変化を検出する検出手段
と、クロック周期を変化制御する手段とを含み、前記出
力データの１クロック毎のデータパターンの変化態様に
応じて前記被測定回路の遅延時間を測定するようにした
ことを特徴とする遅延時間測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416430A JPH04225183A (ja) | 1990-12-27 | 1990-12-27 | 遅延時間測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416430A JPH04225183A (ja) | 1990-12-27 | 1990-12-27 | 遅延時間測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225183A true JPH04225183A (ja) | 1992-08-14 |
Family
ID=18524653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2416430A Pending JPH04225183A (ja) | 1990-12-27 | 1990-12-27 | 遅延時間測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225183A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
-
1990
- 1990-12-27 JP JP2416430A patent/JPH04225183A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
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