JPH03238551A - Ｃｐｕ間のデータ伝送方式 - Google Patents
Ｃｐｕ間のデータ伝送方式Info
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- JPH03238551A JPH03238551A JP2034388A JP3438890A JPH03238551A JP H03238551 A JPH03238551 A JP H03238551A JP 2034388 A JP2034388 A JP 2034388A JP 3438890 A JP3438890 A JP 3438890A JP H03238551 A JPH03238551 A JP H03238551A
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- 238000011144 upstream manufacturing Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 18
- 230000005540 biological transmission Effects 0.000 claims description 14
- 238000012795 verification Methods 0.000 abstract description 2
- 238000012790 confirmation Methods 0.000 abstract 1
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- 239000004575 stone Substances 0.000 description 1
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＣＰＵ間のデータ伝送方式に係わり、特にマス
タＣＰＵとスレーブＣＰＵとの間でデータを送受するＣ
ＰＵ間のデータ伝送方式に関する。
タＣＰＵとスレーブＣＰＵとの間でデータを送受するＣ
ＰＵ間のデータ伝送方式に関する。
［従来の技術］
従来のＣＰＵ間のデータ伝送方式は第２図に示すマスタ
ユニット１１とスレーブユニット１６との間で実行され
る。また、マスタユニット１１はマスタＣＰＵ１２で構
成され、スレーブユニット１６はスレーブＣＰＵ１７と
バッファアレイ１８で構成される。
ユニット１１とスレーブユニット１６との間で実行され
る。また、マスタユニット１１はマスタＣＰＵ１２で構
成され、スレーブユニット１６はスレーブＣＰＵ１７と
バッファアレイ１８で構成される。
マスタユニット１１のマスタＣＰＵ１２はスレーブユニ
ット１６のバッファアレイ１８と外部データバスＤＢ３
、リード、ライト信号線ＲＤ、ＷＲおよびＡ割込み信号
線ＡＩＳで接続し、バッファアレイ１８とスレーブＣＰ
Ｕｌ７はスレーブ内部データバス５ＤＲ３、スレーブリ
ード、スレーブライト信号線ＳＲＤ、ＳＷＲおよび８割
込み信号線ＢＩＳで接続する。
ット１６のバッファアレイ１８と外部データバスＤＢ３
、リード、ライト信号線ＲＤ、ＷＲおよびＡ割込み信号
線ＡＩＳで接続し、バッファアレイ１８とスレーブＣＰ
Ｕｌ７はスレーブ内部データバス５ＤＲ３、スレーブリ
ード、スレーブライト信号線ＳＲＤ、ＳＷＲおよび８割
込み信号線ＢＩＳで接続する。
上記構成のマスタユニット１１のマスタＣＰＵ１２から
スレーブユニット１６のスレーブＣＰＵ１７への下りデ
ータがあるときはライト信号ＷＲと外部データバスＤＢ
、を経由した下りデータをバッファアレイ１８へ送出す
る。バッファアレイ１８はライト信号ＷＲを受信すると
スレーブｃＰ０１７八Ｂ割込み信号ＢＩＳを送出する。
スレーブユニット１６のスレーブＣＰＵ１７への下りデ
ータがあるときはライト信号ＷＲと外部データバスＤＢ
、を経由した下りデータをバッファアレイ１８へ送出す
る。バッファアレイ１８はライト信号ＷＲを受信すると
スレーブｃＰ０１７八Ｂ割込み信号ＢＩＳを送出する。
８割込み信号ＢＩＳを受信したスレーブＣＰＵ１７は実
行中の実時間処理が終了した後でスレーブ内部データバ
スＳＤＢ、を介してバッファアレイ１８にラッチされた
下りデータをスレーブリード信号ＳＲＤで読取り、読取
った下りデータに基づいた内部処理を行う。
行中の実時間処理が終了した後でスレーブ内部データバ
スＳＤＢ、を介してバッファアレイ１８にラッチされた
下りデータをスレーブリード信号ＳＲＤで読取り、読取
った下りデータに基づいた内部処理を行う。
スレーブＣＰＵ１７からマスタＣＰＵ１２への上りデー
タがあるとき、または上記下りデータに対する応答デー
タを上りデータとして返送するときはスレーブＣＰＵｌ
７はスレーブライト信号ＳＷＲ並びにスレーブ内部デー
タバス５ＤＢ３を経由した上りデータをバッフ７アレイ
１８へ送出する。
タがあるとき、または上記下りデータに対する応答デー
タを上りデータとして返送するときはスレーブＣＰＵｌ
７はスレーブライト信号ＳＷＲ並びにスレーブ内部デー
タバス５ＤＢ３を経由した上りデータをバッフ７アレイ
１８へ送出する。
バッファアレイ１８はスレーブライト信号ｓｗＲを受信
するとマスタＣＰｔＪ１２へＡ割込み信号ＡＩＳを送出
するので、Ａ割込み信号ＡＩＳを受信したマスクＣＰＵ
Ｉ２は実行中の実時間処理が終了した後で、リード信号
ＲＤをバッファアレイ１８へ送出し、バッファアレイ１
８にラッチされた上りデータを外部データバスＤＢ、を
介して読取り、上りデータに基づいて内部処理を行なう
。
するとマスタＣＰｔＪ１２へＡ割込み信号ＡＩＳを送出
するので、Ａ割込み信号ＡＩＳを受信したマスクＣＰＵ
Ｉ２は実行中の実時間処理が終了した後で、リード信号
ＲＤをバッファアレイ１８へ送出し、バッファアレイ１
８にラッチされた上りデータを外部データバスＤＢ、を
介して読取り、上りデータに基づいて内部処理を行なう
。
［発明が解決しようとする課題］
上記構成によるＣＰＵ間のデータ伝送方式は例えばマス
タユニット１１のマスタＣＰＵＩ２からスレーブユニッ
ト１６のスレーブＣＰＵＩ ７へ下りデータを転送する
とき、バッファアレイ１８でラッチされた下りデータの
正常性を検証するループバック構造がない。このためバ
ッファアレイ１８にラッチされたデータが正常でない場
合でもスレーブＣＰＵ１７へ下りデータが転送され、マ
スタＣＰＵ１２ではスレーブＣ：ＰＵ１７へ無効な下り
データが転送されたことが判らないのでイリーガル要素
となる難点がある。またスレーブユニットが複数実装可
能な場合、複数のスレーブユニット１６・・・・に常時
全ての機能ブロックが実装されているとは限らないので
、この場合はスレーブユニット１６・・・・の存在の有
無を確認できない難点がある。
タユニット１１のマスタＣＰＵＩ２からスレーブユニッ
ト１６のスレーブＣＰＵＩ ７へ下りデータを転送する
とき、バッファアレイ１８でラッチされた下りデータの
正常性を検証するループバック構造がない。このためバ
ッファアレイ１８にラッチされたデータが正常でない場
合でもスレーブＣＰＵ１７へ下りデータが転送され、マ
スタＣＰＵ１２ではスレーブＣ：ＰＵ１７へ無効な下り
データが転送されたことが判らないのでイリーガル要素
となる難点がある。またスレーブユニットが複数実装可
能な場合、複数のスレーブユニット１６・・・・に常時
全ての機能ブロックが実装されているとは限らないので
、この場合はスレーブユニット１６・・・・の存在の有
無を確認できない難点がある。
［発明の目的］
本発明は上述した難点に鑑みなされたもので、マスタＣ
ＰＵとスレーブＣＰＵの間で伝送する下り、上りデータ
をスレーブユニットに設けた下り、上リデータバッファ
アレイに一旦蓄積し、下り、上リデータバッファアレイ
に蓄積されたデータが一致したか否かによりデータの誤
りを検出することによりマスタＣＰＵとスレーブＣＰＵ
間の下り、上りデータの正誤確認並びに回路の存在の有
無を検証できるＣＰＵ間のデータ伝送方式を提供するこ
とを目的とする。
ＰＵとスレーブＣＰＵの間で伝送する下り、上りデータ
をスレーブユニットに設けた下り、上リデータバッファ
アレイに一旦蓄積し、下り、上リデータバッファアレイ
に蓄積されたデータが一致したか否かによりデータの誤
りを検出することによりマスタＣＰＵとスレーブＣＰＵ
間の下り、上りデータの正誤確認並びに回路の存在の有
無を検証できるＣＰＵ間のデータ伝送方式を提供するこ
とを目的とする。
［課題を解決するための手段］
本発明によるＣＰＵ間のデータ伝送方式は、データバス
に接続されたスレーブＣＰＵヘマスタＣＰＵからデータ
を伝送するにあたり、前記スレーブＣＰＵ側に前記マス
タＣＰＵから前記スレーブＣＰＵへのデータをラッチす
る下りデータメモリ及び前記スレーブＣＰＵから前記マ
スタＣＰＵへのデータをラッチする上りデータメモリを
設け、前記データバスを介して前記マスタＣＰＵから送
出された下りデータを前記下りデータメモリで蓄積し、
蓄積された前記下りデータをスレーブＣＰＵに取込むと
き、同時に前記下りデータをフィードバックデータとし
て前記上りデータメモリに蓄積し、前記フィードバック
データが前記下りデータと一致するか否かでデータの誤
りを検出する方式である。
に接続されたスレーブＣＰＵヘマスタＣＰＵからデータ
を伝送するにあたり、前記スレーブＣＰＵ側に前記マス
タＣＰＵから前記スレーブＣＰＵへのデータをラッチす
る下りデータメモリ及び前記スレーブＣＰＵから前記マ
スタＣＰＵへのデータをラッチする上りデータメモリを
設け、前記データバスを介して前記マスタＣＰＵから送
出された下りデータを前記下りデータメモリで蓄積し、
蓄積された前記下りデータをスレーブＣＰＵに取込むと
き、同時に前記下りデータをフィードバックデータとし
て前記上りデータメモリに蓄積し、前記フィードバック
データが前記下りデータと一致するか否かでデータの誤
りを検出する方式である。
［実施例］
以下本発明によるＣＰＵ間のデータ伝送方式の一実施例
を第１図に従って詳述する。
を第１図に従って詳述する。
本発明によるＣＰＵ間のデータ伝送方式は第１図に示す
マスタユニット１とスレーブユニット６との間で実行さ
れるデータ伝送方式で、マスタユニットｌはマスタＣＰ
Ｕ２、デコーダ３、リードセレクト信号生成部を形成す
る否定入力のナンド回路４、ライトセレクト信号生成部
を形成する否定入力のナンド回路５で構成され、スレー
ブユニット６はスレーブＣＰＵ７、下リデータバッファ
アレイ８及び上リデータバッファアレイ９で構成する。
マスタユニット１とスレーブユニット６との間で実行さ
れるデータ伝送方式で、マスタユニットｌはマスタＣＰ
Ｕ２、デコーダ３、リードセレクト信号生成部を形成す
る否定入力のナンド回路４、ライトセレクト信号生成部
を形成する否定入力のナンド回路５で構成され、スレー
ブユニット６はスレーブＣＰＵ７、下リデータバッファ
アレイ８及び上リデータバッファアレイ９で構成する。
マスクユニット１のマスタＣＰＵ２とデコーダ３はリク
エスト信号線ＲＱＬ及びマスク内部アドレスバスＭＡＢ
で接続される。また、否定入力のナンド回路４．５のそ
れぞれの一方の否定入力はデコーダ３の出側と接続され
、それぞれの他方の否定入力はＣＰＵ２のリード、ライ
ト信号線「も、ＷＲと接続される。なお、リクエスト信
号線ＲＱＬではメモリリクエスト信号ＭＲＥＱまたはイ
ンプットアウトプット信号ｌ０ＲＱが送受される。
エスト信号線ＲＱＬ及びマスク内部アドレスバスＭＡＢ
で接続される。また、否定入力のナンド回路４．５のそ
れぞれの一方の否定入力はデコーダ３の出側と接続され
、それぞれの他方の否定入力はＣＰＵ２のリード、ライ
ト信号線「も、ＷＲと接続される。なお、リクエスト信
号線ＲＱＬではメモリリクエスト信号ＭＲＥＱまたはイ
ンプットアウトプット信号ｌ０ＲＱが送受される。
スレーブユニット６のスレーブＣＰＵ７と下りデータバ
ッファアレイ８の内側はアウトプットレディ信号線ＯＲ
、クリヤ信号線ＣＬＲ及びアウトプットイネーブル信号
線ＯＥで接続する。なお、アウトプットイネーブル信号
線ＯＥが接続される下リデータバッファアレイ８の内側
は否定入力である。
ッファアレイ８の内側はアウトプットレディ信号線ＯＲ
、クリヤ信号線ＣＬＲ及びアウトプットイネーブル信号
線ＯＥで接続する。なお、アウトプットイネーブル信号
線ＯＥが接続される下リデータバッファアレイ８の内側
は否定入力である。
また、上リデータバツアアアレイ９とスレーブＣＰＵ７
はスレーブ内部データバスＳＤＲ□とインプットレディ
信号線ＩＲで接続し、下リデータバッファアレイ８の内
側とスレーブ内部データバス５ＤＲ２をスレーブ内部デ
ータバス５ＤＢ１で接続する。
はスレーブ内部データバスＳＤＲ□とインプットレディ
信号線ＩＲで接続し、下リデータバッファアレイ８の内
側とスレーブ内部データバス５ＤＲ２をスレーブ内部デ
ータバス５ＤＢ１で接続する。
更に、下リデータバッファアレイ８の外側の否定入力と
マスタユニット１の否定入力のナンド回路５の否定出力
をライトセレクト信号線ＷＤＳで接続し、上リデータバ
ッファアレイ９の外側の否定入力と否定入力のナンド回
路４の否定出力をリードセレクト信号線「石１で接続す
る。
マスタユニット１の否定入力のナンド回路５の否定出力
をライトセレクト信号線ＷＤＳで接続し、上リデータバ
ッファアレイ９の外側の否定入力と否定入力のナンド回
路４の否定出力をリードセレクト信号線「石１で接続す
る。
また、マスタユニット１のマスタＣＰＵ２とスレーブユ
ニット６の下リデータバッファアレイ８の外側を外部デ
ータバスＤＢ１で接続し、上リデータバッファアレイ９
の外側と外部データバスＤＢ１を外部データバスＤＢ２
で接続する。
ニット６の下リデータバッファアレイ８の外側を外部デ
ータバスＤＢ１で接続し、上リデータバッファアレイ９
の外側と外部データバスＤＢ１を外部データバスＤＢ２
で接続する。
［発明の作用コ
上記構成のマスクユニット１とスレーブユニット６との
間でマスタＣＰＵ２からスレーブＣＰＵ７へ下りデータ
を伝送するにはマスタＣＰＵ２よリデコーダ３が接続さ
れたリクエスト信号線ＲＱＬの出力をアクティブにして
からマスタ内部アドレスバスＭＡＢを経由してデコーダ
３ヘスレープＣＰＵ７のアドレスデータを送出する。デ
コーダ３はスレーブＣＰＵ７のアドレスをデコードし、
デコーダ３の出力とマスタＣＰＵ２のライト信号ＷＲに
より否定入力のナンド回路５の否定出力にライトセレク
ト信号ＷＤＳを生成する。また、このライトセレクト信
号ＷＤＳに同期してマスタＣＰＵ２は外部データバスＤ
Ｂ１上に下りデータを送出する。外部データバスＤＢ□
上の下りデータはライトセレクト信号ＷＤＳを入力した
下リデータバッファアレイ８でラッチされるとともに、
ラッチされた下りデータをスレーブ内部データバスＳＤ
Ｂ□、５ＤＢ２上に送出する。また下りデータがラッチ
された旨をアウトプットレディ信号ＯＲによりスレーブ
ＣＰＵ７へ伝える。
間でマスタＣＰＵ２からスレーブＣＰＵ７へ下りデータ
を伝送するにはマスタＣＰＵ２よリデコーダ３が接続さ
れたリクエスト信号線ＲＱＬの出力をアクティブにして
からマスタ内部アドレスバスＭＡＢを経由してデコーダ
３ヘスレープＣＰＵ７のアドレスデータを送出する。デ
コーダ３はスレーブＣＰＵ７のアドレスをデコードし、
デコーダ３の出力とマスタＣＰＵ２のライト信号ＷＲに
より否定入力のナンド回路５の否定出力にライトセレク
ト信号ＷＤＳを生成する。また、このライトセレクト信
号ＷＤＳに同期してマスタＣＰＵ２は外部データバスＤ
Ｂ１上に下りデータを送出する。外部データバスＤＢ□
上の下りデータはライトセレクト信号ＷＤＳを入力した
下リデータバッファアレイ８でラッチされるとともに、
ラッチされた下りデータをスレーブ内部データバスＳＤ
Ｂ□、５ＤＢ２上に送出する。また下りデータがラッチ
された旨をアウトプットレディ信号ＯＲによりスレーブ
ＣＰＵ７へ伝える。
また、マスタＣＰＵ２は下リデータバッファアレイ９に
ラッチされた下りデータの正誤検証およびスレーブユニ
ット６の存在の有無の確認を行うため、デコーダ３の出
力とマスタＣＰＵ２のリード信号ＲＤを否定入力のナン
ド回路４へ送出する。
ラッチされた下りデータの正誤検証およびスレーブユニ
ット６の存在の有無の確認を行うため、デコーダ３の出
力とマスタＣＰＵ２のリード信号ＲＤを否定入力のナン
ド回路４へ送出する。
ナンド回路４はデコーダ３の出力とリード信号ＲＤから
上リデータバッファアレイ９の外側へ否定入力リードセ
レクト信号ＲＤＳを送るのでリードセレクト信号ＲＤＳ
を受信した上リデータバッファアレイ９はスレーブ内部
データバス５ＤＢ１．５ＤＢ２上に残っている下りデー
タを外部データバスＤＢ２、ＤＢ１上へフィードバック
用の上リプタとして読み出し、マスタＣＰＵ２は外部デ
ータバスＤＢ２、ＤＢ工上に読み出された上りデータと
先程の下りデータが一致すれば、下りデータ伝送の処理
が終了したものとして次の処理に移行する。このフィー
ドバック用の上りデータと下りデータが一致しないとき
は障害により下りデータが変化したか、スレーブユニッ
ト６がない場合であるから予かしめ定められた障害回復
処理手続を行った後で下りデータの再送を実行する。下
りデータの再送によりフィードバック用の上りデータと
下りデータが一致すればつぎの処理に移行する。
上リデータバッファアレイ９の外側へ否定入力リードセ
レクト信号ＲＤＳを送るのでリードセレクト信号ＲＤＳ
を受信した上リデータバッファアレイ９はスレーブ内部
データバス５ＤＢ１．５ＤＢ２上に残っている下りデー
タを外部データバスＤＢ２、ＤＢ１上へフィードバック
用の上リプタとして読み出し、マスタＣＰＵ２は外部デ
ータバスＤＢ２、ＤＢ工上に読み出された上りデータと
先程の下りデータが一致すれば、下りデータ伝送の処理
が終了したものとして次の処理に移行する。このフィー
ドバック用の上りデータと下りデータが一致しないとき
は障害により下りデータが変化したか、スレーブユニッ
ト６がない場合であるから予かしめ定められた障害回復
処理手続を行った後で下りデータの再送を実行する。下
りデータの再送によりフィードバック用の上りデータと
下りデータが一致すればつぎの処理に移行する。
スレーブユニット６がない場合は、リードセレクト信号
ＲＤＳにまり上リデータバッファアレイ９からマスタＣ
ＰＵ２で読取ったフィードバック用の上りデータは通常
のフィードバック用の上りデータでは使用しないすべて
「Ｈ」かまたは「Ｌ」になっているので、初期設定時に
スレーブユニット６・・・・有りとしてあった登録を抹
消し、っぎの処理からはマスタＣＰＵ２からのアクセス
を禁止し、無効アクセスによる冗長な処理時間の短縮を
はかる。
ＲＤＳにまり上リデータバッファアレイ９からマスタＣ
ＰＵ２で読取ったフィードバック用の上りデータは通常
のフィードバック用の上りデータでは使用しないすべて
「Ｈ」かまたは「Ｌ」になっているので、初期設定時に
スレーブユニット６・・・・有りとしてあった登録を抹
消し、っぎの処理からはマスタＣＰＵ２からのアクセス
を禁止し、無効アクセスによる冗長な処理時間の短縮を
はかる。
スレーブＣＰＵ７からマスタＣＰＵ２へ上りデータを伝
送するときはスレーブＣＰＵ７は上リデータバソファア
レイ９のエンプティ状態を示すインプットレディ信号Ｉ
Ｒを確認してから、上リデータバッファアレイ９に接続
されたスレーブ内部データバス５ＤＢ２上に上りデータ
を送出する。
送するときはスレーブＣＰＵ７は上リデータバソファア
レイ９のエンプティ状態を示すインプットレディ信号Ｉ
Ｒを確認してから、上リデータバッファアレイ９に接続
されたスレーブ内部データバス５ＤＢ２上に上りデータ
を送出する。
上リデータバッファアレイ９はスレーブ内部ブタバス５
ＤＢ２上に存在する上りデータをラッチし、マスタＣＰ
Ｕ２からの読出しを待つ。また上りデータをラッチした
上リデータバッファアレイ９はインプットレディ信号Ｉ
Ｒを反転し、スレーブＣＰＵ７に上りデータがラッチさ
れたことを知らせる。
ＤＢ２上に存在する上りデータをラッチし、マスタＣＰ
Ｕ２からの読出しを待つ。また上りデータをラッチした
上リデータバッファアレイ９はインプットレディ信号Ｉ
Ｒを反転し、スレーブＣＰＵ７に上りデータがラッチさ
れたことを知らせる。
マスタＣＰＵ２は各処理を行いながら、統括する複数の
スレーブＣＰＵ７・・・・をポーリングする。
スレーブＣＰＵ７・・・・をポーリングする。
このとき読込んだ上りデータが当該スレーブＣＰＵ７か
ら直前に転送した検証用の下りデータと一致した場合は
下りデータを転送用データとしては扱わない。この場合
はスレーブＣＰＵ７からマスタＣＰＵ２への上りデータ
を無効とし、一致しない場合は有効として上りデータに
より内部処理を行なう。
ら直前に転送した検証用の下りデータと一致した場合は
下りデータを転送用データとしては扱わない。この場合
はスレーブＣＰＵ７からマスタＣＰＵ２への上りデータ
を無効とし、一致しない場合は有効として上りデータに
より内部処理を行なう。
また、このときは上リデータバッファアレイ９はインプ
ットレディ信号ＩＲをエンプティ状態とし、スレーブＣ
ＰＵ７ヘバツフアエンプテイーの状態を知らせ、さらに
スレーブＣＰＵ７からの上りデータがある場合は再度上
記手順を続行する。
ットレディ信号ＩＲをエンプティ状態とし、スレーブＣ
ＰＵ７ヘバツフアエンプテイーの状態を知らせ、さらに
スレーブＣＰＵ７からの上りデータがある場合は再度上
記手順を続行する。
なお、ヘラグーにアドレスデータを付与し、上りデータ
と下りデータがどのようなデータの場合でも同一の値と
ならないようデータ処理が行われている。
と下りデータがどのようなデータの場合でも同一の値と
ならないようデータ処理が行われている。
上記実施例では１つのシステムに属する複数のＣＰＵ間
のデータ転送方式について述べたが、複数のシステム間
におけるデータ転送方式としてもよい。
のデータ転送方式について述べたが、複数のシステム間
におけるデータ転送方式としてもよい。
［発明の効果コ
本発明によるＣＰＵ間のデータ伝送方式は、データバス
に接続されたスレーブＣＰＵヘマスタＣＰＵからデータ
を伝送するにあたり、前記スレーブＣＰＵ側に前記マス
タＣＰＵから前記スレーブＣＰＵへのデータをラッチす
る下りデータメモリ及び前記スレーブＣＰＵから前記マ
スタＣＰＵへのデータをラッチする上りデータメモリを
設け、前記データバスを介して前記マスタＣＰＵから送
出された下りデータを前記下りデータメモリで蓄積し、
蓄積された前記下りデータをスレーブＣＰＵに取込むと
き、同時に前記下りデータをフィードバックデータとし
て前記上りデータメモリに蓄積し、前記フィードバック
データが前記下りデータと一致するか否かでデータの誤
りを検出する方式であるからマスタＣＰＵとスレーブＣ
ＰＵ間の下り、上りデータの正誤確認並びに回路の存在
の有無を検証できる効果がある。
に接続されたスレーブＣＰＵヘマスタＣＰＵからデータ
を伝送するにあたり、前記スレーブＣＰＵ側に前記マス
タＣＰＵから前記スレーブＣＰＵへのデータをラッチす
る下りデータメモリ及び前記スレーブＣＰＵから前記マ
スタＣＰＵへのデータをラッチする上りデータメモリを
設け、前記データバスを介して前記マスタＣＰＵから送
出された下りデータを前記下りデータメモリで蓄積し、
蓄積された前記下りデータをスレーブＣＰＵに取込むと
き、同時に前記下りデータをフィードバックデータとし
て前記上りデータメモリに蓄積し、前記フィードバック
データが前記下りデータと一致するか否かでデータの誤
りを検出する方式であるからマスタＣＰＵとスレーブＣ
ＰＵ間の下り、上りデータの正誤確認並びに回路の存在
の有無を検証できる効果がある。
第工図は本発明によるＣＰＵ間のデータ伝送方式に係わ
るマスタユニットとスレーブユニットの構成図、第２図
は従来のＣＰＵ間のデータ伝送方式に係わるマスタユニ
ットとスレーブユニットの構成図である。 ｌ・・・・・・マスタユニット ２・・・・・・マスタＣＰＵ ６・・・・・・スレーブユニット ７・・・・・・スレーブＣＰＵ ８・・・・・・下リデータバシファアレイ（下りデータ
メモリ） ９・・・・・・上リデータバッファアレイ（上りデータ
メモリ）
るマスタユニットとスレーブユニットの構成図、第２図
は従来のＣＰＵ間のデータ伝送方式に係わるマスタユニ
ットとスレーブユニットの構成図である。 ｌ・・・・・・マスタユニット ２・・・・・・マスタＣＰＵ ６・・・・・・スレーブユニット ７・・・・・・スレーブＣＰＵ ８・・・・・・下リデータバシファアレイ（下りデータ
メモリ） ９・・・・・・上リデータバッファアレイ（上りデータ
メモリ）
Claims (1)
- データバスに接続されたスレーブＣＰＵへマスタＣＰＵ
からデータを伝送するにあたり、前記スレーブＣＰＵ側
に前記マスタＣＰＵから前記スレーブＣＰＵへのデータ
をラッチする下りデータメモリ及び前記スレーブＣＰＵ
から前記マスタＣＰＵへのデータをラッチする上りデー
タメモリを設け、前記データバスを介して前記マスタＣ
ＰＵから送出された下りデータを前記下りデータメモリ
で蓄積し、蓄積された前記下りデータをスレーブＣＰＵ
に取込むとき、同時に前記下りデータをフィードバック
データとして前記上りデータメモリに蓄積し、前記フィ
ードバックデータが前記下りデータと一致するか否かで
データの誤りを検出することを特徴とするＣＰＵ間のデ
ータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034388A JPH07104843B2 (ja) | 1990-02-15 | 1990-02-15 | Ｃｐｕ間のデータ伝送方式 |
Applications Claiming Priority (1)
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| JP2034388A JPH07104843B2 (ja) | 1990-02-15 | 1990-02-15 | Ｃｐｕ間のデータ伝送方式 |
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Family Applications (1)
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| JP2034388A Expired - Fee Related JPH07104843B2 (ja) | 1990-02-15 | 1990-02-15 | Ｃｐｕ間のデータ伝送方式 |
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| EP2124154A1 (en) * | 2008-05-19 | 2009-11-25 | Kabushiki Kaisha Toshiba | Bus signal control circuit and signal processing circuit having bus signal control circuit |
Citations (1)
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| JPS5282150A (en) * | 1975-12-29 | 1977-07-09 | Fujitsu Ltd | Signal transmission system |
-
1990
- 1990-02-15 JP JP2034388A patent/JPH07104843B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282150A (en) * | 1975-12-29 | 1977-07-09 | Fujitsu Ltd | Signal transmission system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2124154A1 (en) * | 2008-05-19 | 2009-11-25 | Kabushiki Kaisha Toshiba | Bus signal control circuit and signal processing circuit having bus signal control circuit |
| US8131900B2 (en) | 2008-05-19 | 2012-03-06 | Kabushiki Kaisha Toshiba | Bus signal control circuit for detecting bus signal abnormalities using separate bus diagnosis line |
Also Published As
| Publication number | Publication date |
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| JPH07104843B2 (ja) | 1995-11-13 |
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