JPH07104843B2 - Ｃｐｕ間のデータ伝送方式 - Google Patents
Ｃｐｕ間のデータ伝送方式Info
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- JPH07104843B2 JPH07104843B2 JP2034388A JP3438890A JPH07104843B2 JP H07104843 B2 JPH07104843 B2 JP H07104843B2 JP 2034388 A JP2034388 A JP 2034388A JP 3438890 A JP3438890 A JP 3438890A JP H07104843 B2 JPH07104843 B2 JP H07104843B2
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- 230000005540 biological transmission Effects 0.000 title claims description 16
- 238000000034 method Methods 0.000 title claims description 16
- 239000000872 buffer Substances 0.000 claims description 61
- 238000011144 upstream manufacturing Methods 0.000 claims description 32
- 239000013256 coordination polymer Substances 0.000 claims description 7
- 238000009825 accumulation Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はCPU間のデータ伝送方式に係わり、特にマスタC
PUとスレーブCPUとの間でデータを送受するCPU間のデー
タ伝送方式に関する。
PUとスレーブCPUとの間でデータを送受するCPU間のデー
タ伝送方式に関する。
［従来の技術］ 従来のCPU間のデータ伝送方式は第２図に示すマスタユ
ニット11とスレーブユニット16との間で実行される。ま
た、マスタユニット11はマスタCPU12で構成され、スレ
ーブユニット16はスレーブCPU17とバッファアレイ18で
構成される。
ニット11とスレーブユニット16との間で実行される。ま
た、マスタユニット11はマスタCPU12で構成され、スレ
ーブユニット16はスレーブCPU17とバッファアレイ18で
構成される。
マスタユニット11のマスタCPU12はスレーブユニット16
のバッファアレイ18と外部データバスDB3、リード、ラ
イト信号線RD、WRおよびＡ割込み信号線AISで接続し、
バッファアレイ18とスレーブCPU17はスレーブ内部デー
タバスSDB3、スリーブリード、スレーブライト信号線SR
D、SWRおよびＢ割込み信号線BISで接続する。
のバッファアレイ18と外部データバスDB3、リード、ラ
イト信号線RD、WRおよびＡ割込み信号線AISで接続し、
バッファアレイ18とスレーブCPU17はスレーブ内部デー
タバスSDB3、スリーブリード、スレーブライト信号線SR
D、SWRおよびＢ割込み信号線BISで接続する。
上記構成のマスタユニット11のマスタCPU12からスレー
ブユニット16のスレーブCPU17への下りデータがあると
きはライト信号WRと外部データバスDB3を経由した下り
データをバッファアレイ18へ送出する。バッファアレイ
18はライト信号WRを受信するとスレーブCPU17へＢ割込
み信号BISを送出する。Ｂ割込み信号BISを受信したスレ
ーブCPU17は実行中の実時間処理が終了した後でスレー
ブ内部データバスSDB3を介してバッファアレイ18にラッ
チされた下りデータをスレーブリード信号SRDで読取
り、読取った下りデータに基づいた内部処理を行う。
ブユニット16のスレーブCPU17への下りデータがあると
きはライト信号WRと外部データバスDB3を経由した下り
データをバッファアレイ18へ送出する。バッファアレイ
18はライト信号WRを受信するとスレーブCPU17へＢ割込
み信号BISを送出する。Ｂ割込み信号BISを受信したスレ
ーブCPU17は実行中の実時間処理が終了した後でスレー
ブ内部データバスSDB3を介してバッファアレイ18にラッ
チされた下りデータをスレーブリード信号SRDで読取
り、読取った下りデータに基づいた内部処理を行う。
スレーブCPU17からマスタCPU12への上りデータがあると
き、または上記下りデータに対する応答データを上りデ
ータとして返送するときはスレーブCPU17はスレーブラ
イト信号SWR並びにスレーブ内部データバスSDB3を経由
した上りデータをバッファアレイ18へ送出する。
き、または上記下りデータに対する応答データを上りデ
ータとして返送するときはスレーブCPU17はスレーブラ
イト信号SWR並びにスレーブ内部データバスSDB3を経由
した上りデータをバッファアレイ18へ送出する。
バッファアレイ18はスレーブライト信号SWRを受信する
とマスタCPU12へＡ割込み信号AISを送出するので、Ａ割
込み信号AISを受信したマスタCPU12は実行中の実時間処
理が終了した後で、リード信号RDをバッファアレイ18へ
送出し、バッファアレイ18にラッチされた上りデータを
外部データバスDB3を介して読取り、上りデータに基づ
いて内部処理を行なう。
とマスタCPU12へＡ割込み信号AISを送出するので、Ａ割
込み信号AISを受信したマスタCPU12は実行中の実時間処
理が終了した後で、リード信号RDをバッファアレイ18へ
送出し、バッファアレイ18にラッチされた上りデータを
外部データバスDB3を介して読取り、上りデータに基づ
いて内部処理を行なう。
［発明が解決しようとする課題］ 上記構成によるCPU間のデータ伝送方式は例えばマスタ
ユニット11のマスタCPU12からスレーブユニット16のス
レーブCPU17へ下りデータを転送するとき、バッファア
レイ18でラッチされた下りデータの正常性を検証するル
ープバック構造がない。このためバッファアレイ18にラ
ッチされたデータが正常でない場合でもスレーブCPU17
へ下りデータが転送され、マスタCPU12ではスレーブCPU
17へ無効な下りデータが転送されたことが判らないので
イリーガル要素となる難点がある。またスレーブユニッ
トが複数実装可能な場合、複数のスレーブユニット16…
…に常時全ての機能ブロックが実装されているとは限ら
ないので、この場合はスレーブユニット16……の存在の
有無を確認できない難点がある。
ユニット11のマスタCPU12からスレーブユニット16のス
レーブCPU17へ下りデータを転送するとき、バッファア
レイ18でラッチされた下りデータの正常性を検証するル
ープバック構造がない。このためバッファアレイ18にラ
ッチされたデータが正常でない場合でもスレーブCPU17
へ下りデータが転送され、マスタCPU12ではスレーブCPU
17へ無効な下りデータが転送されたことが判らないので
イリーガル要素となる難点がある。またスレーブユニッ
トが複数実装可能な場合、複数のスレーブユニット16…
…に常時全ての機能ブロックが実装されているとは限ら
ないので、この場合はスレーブユニット16……の存在の
有無を確認できない難点がある。
［発明の目的］ 本発明は上述した難点に鑑みなされたもので、マスタCP
UからスレーブCPUへのデータ伝送にあたりスレーブCPU
の処理を止めないようにしてスレーブCPUを優先させ、
マスタCPUからスレーブCPUへの下りデータが正しく伝送
され、かつスレーブCPUが取込んだことの確認ができるC
PU間のデータ伝送方式を提供することを目的とする。
UからスレーブCPUへのデータ伝送にあたりスレーブCPU
の処理を止めないようにしてスレーブCPUを優先させ、
マスタCPUからスレーブCPUへの下りデータが正しく伝送
され、かつスレーブCPUが取込んだことの確認ができるC
PU間のデータ伝送方式を提供することを目的とする。
［課題を解決するための手段］ 本発明によるCPU間のデータ伝送方式は、データバスに
接続されたスレーブCPUへマスタCPUからデータを伝送す
るにあたり、スレーブCPU側にマスタCPUからスレーブCP
Uへのデータをラッチする下りデータバッファアレイ及
びスレーブCPUからマスタCPUへのデータをラッチする上
りデータバッファアレイをスレーブ内部データバスを介
してスレーブCPUに接続し、マスタCPUはスレーブCPUを
ポーリングし、データバスを介してマスタCPUから送出
された下りデータを下りデータバッファアレイで蓄積
し、下りデータバッファアレイでの下りデータの蓄積を
スレーブCPUが確認すると、スレーブ内部データバスを
スレーブCPUの向きに切替え、下りデータバッファアレ
イでラッチされた下りデータをスレーブ内部データバス
に送出し、蓄積された下りデータをスレーブCPUに取込
み、同時に下りデータをフィードバックデータとして上
りデータバッファアレイに蓄積し、マスタCPUによる上
りデータバッファアレイのポーリングによりフィードバ
ックデータが下りデータと一致するか否かでデータの誤
りを検出するものである。
接続されたスレーブCPUへマスタCPUからデータを伝送す
るにあたり、スレーブCPU側にマスタCPUからスレーブCP
Uへのデータをラッチする下りデータバッファアレイ及
びスレーブCPUからマスタCPUへのデータをラッチする上
りデータバッファアレイをスレーブ内部データバスを介
してスレーブCPUに接続し、マスタCPUはスレーブCPUを
ポーリングし、データバスを介してマスタCPUから送出
された下りデータを下りデータバッファアレイで蓄積
し、下りデータバッファアレイでの下りデータの蓄積を
スレーブCPUが確認すると、スレーブ内部データバスを
スレーブCPUの向きに切替え、下りデータバッファアレ
イでラッチされた下りデータをスレーブ内部データバス
に送出し、蓄積された下りデータをスレーブCPUに取込
み、同時に下りデータをフィードバックデータとして上
りデータバッファアレイに蓄積し、マスタCPUによる上
りデータバッファアレイのポーリングによりフィードバ
ックデータが下りデータと一致するか否かでデータの誤
りを検出するものである。
［実施例］ 以下本発明によるCPU間のデータ伝送方式の一実施例を
第１図に従って詳述する。
第１図に従って詳述する。
本発明によるCPU間のデータ伝送方式は第１図に示すマ
スタユニット１とスレーブユニット６との間で実行され
るデータ伝送方式で、マスタユニット１はマスタCPU2、
デコーダ３、リードセレクト信号生成部を形成する否定
入力のナンド回路４、ライトセレクト信号生成部を形成
する否定入力のナンド回路５で構成され、スレーブユニ
ット６はスレーブCPU7、下りデータバッファアレイ８及
び上りデータバッファアレイ９で構成する。
スタユニット１とスレーブユニット６との間で実行され
るデータ伝送方式で、マスタユニット１はマスタCPU2、
デコーダ３、リードセレクト信号生成部を形成する否定
入力のナンド回路４、ライトセレクト信号生成部を形成
する否定入力のナンド回路５で構成され、スレーブユニ
ット６はスレーブCPU7、下りデータバッファアレイ８及
び上りデータバッファアレイ９で構成する。
マスタユニット１のマスタCPU2とデコーダ３はリクエス
ト信号線RQL及びマスタ内部アドレスバスMABで接続され
る。また、否定入力のナンド回路４、５のそれぞれの一
方の否定入力はデコーダ３の出側と接続され、それぞれ
の他方の否定入力はCPU2のリード、ライト信号線▲
▼、▲▼と接続される。なお、リクエスト信号線RQ
Lではメモリリクエスト信号▲▼またはインプ
ットアウトプット信号▲▼が送受される。
ト信号線RQL及びマスタ内部アドレスバスMABで接続され
る。また、否定入力のナンド回路４、５のそれぞれの一
方の否定入力はデコーダ３の出側と接続され、それぞれ
の他方の否定入力はCPU2のリード、ライト信号線▲
▼、▲▼と接続される。なお、リクエスト信号線RQ
Lではメモリリクエスト信号▲▼またはインプ
ットアウトプット信号▲▼が送受される。
スレーブユニット６のスレーブCPU7と下りデータバッフ
ァアレイ８の内側はアウトプットレディ信号線OR、クリ
ヤ信号線▲▼及びアウトプットイネーブル信号線
▲▼で接続する。なお、アウトプットイネーブル信
号線▲▼が接続される下りデータバッファアレイ８
の内側は否定入力である。
ァアレイ８の内側はアウトプットレディ信号線OR、クリ
ヤ信号線▲▼及びアウトプットイネーブル信号線
▲▼で接続する。なお、アウトプットイネーブル信
号線▲▼が接続される下りデータバッファアレイ８
の内側は否定入力である。
また、上りデータバッファアレイ９とスレーブCPU7はス
レーブ内部データバスSDB2とインプットレデイ信号線IR
で接続し、下りデータバッファアレイ８の内側とスレー
ブ内部データバスSDB2をスレーブ内部データバスSDB1で
接続する。
レーブ内部データバスSDB2とインプットレデイ信号線IR
で接続し、下りデータバッファアレイ８の内側とスレー
ブ内部データバスSDB2をスレーブ内部データバスSDB1で
接続する。
更に、下りデータバッファアレイ８の外側の否定入力と
マスタユニット１の否定入力のナンド回路５の否定出力
をライトセレクト信号線▲▼で接続し、上りデー
タバッファアレイ９の外側の否定入力と否定入力のナン
ド回路４の否定出力をリードセレクト信号線▲▼
で接続する。
マスタユニット１の否定入力のナンド回路５の否定出力
をライトセレクト信号線▲▼で接続し、上りデー
タバッファアレイ９の外側の否定入力と否定入力のナン
ド回路４の否定出力をリードセレクト信号線▲▼
で接続する。
また、マスタユニット１のマスタCPU2のスレーブユニッ
ト６の下りデータバッファアレイ８の外側を外部データ
バスDB1で接続し、上りデータバッファアレイ９の外側
と外部データバスDB1を外部データバスDB2で接続する。
ト６の下りデータバッファアレイ８の外側を外部データ
バスDB1で接続し、上りデータバッファアレイ９の外側
と外部データバスDB1を外部データバスDB2で接続する。
［発明の作用］ 上記構成のマスタユニット１とスレーブユニット６との
間でマスタCPU2からスレーブCPU7へ下りデータを伝送す
るにはマスタCPU2よりデコーダ３が接続されたリクエス
ト信号線RQLの出力をアクティブにしてからマスタ内部
アドレスバスMABを経由してデコーダ３へスレーブCPU7
のアドレスデータを送出する。デコーダ３はスレーブCP
U7のアドレスをデコードし、デコーダ３の出力とマスタ
CPU2のライト信号▲▼により否定入力のナンド回路
５の否定出力にライトセレクト信号▲▼を生成す
る。また、このライトセレクト信号▲▼に同期し
てマスタCPU2は外部データバスDB1上に下りデータを送
出する。外部データバスDB1上の下りデータはライトセ
レクト信号▲▼を入力した下りデータバッファア
レイ８でラッチされると共に、下りデータがラッチされ
た旨のアウトプットレディ信号ORをスレーブCPU7へ伝え
る。スレーブCPU7は時々、例えば優先度の高い処理が終
了した時点でアウトプットレディ信号ORをチェックす
る。スレーブCPU7はアウトプットレディ信号OR、即ち下
りデータバッファアレイでの下りデータの蓄積を確認す
ると、スレーブ内部データバスSDB1、SDB2を下りデータ
バッファアレイ８からスレーブCPU7の向きに切替え、ア
ウトプットイネーブル信号▲▼をアクティブにす
る。この時点で下りデータバッファアレイ８からのデー
タはスレーブ内部データバスSDB1、SDB2上に送出され
る。
間でマスタCPU2からスレーブCPU7へ下りデータを伝送す
るにはマスタCPU2よりデコーダ３が接続されたリクエス
ト信号線RQLの出力をアクティブにしてからマスタ内部
アドレスバスMABを経由してデコーダ３へスレーブCPU7
のアドレスデータを送出する。デコーダ３はスレーブCP
U7のアドレスをデコードし、デコーダ３の出力とマスタ
CPU2のライト信号▲▼により否定入力のナンド回路
５の否定出力にライトセレクト信号▲▼を生成す
る。また、このライトセレクト信号▲▼に同期し
てマスタCPU2は外部データバスDB1上に下りデータを送
出する。外部データバスDB1上の下りデータはライトセ
レクト信号▲▼を入力した下りデータバッファア
レイ８でラッチされると共に、下りデータがラッチされ
た旨のアウトプットレディ信号ORをスレーブCPU7へ伝え
る。スレーブCPU7は時々、例えば優先度の高い処理が終
了した時点でアウトプットレディ信号ORをチェックす
る。スレーブCPU7はアウトプットレディ信号OR、即ち下
りデータバッファアレイでの下りデータの蓄積を確認す
ると、スレーブ内部データバスSDB1、SDB2を下りデータ
バッファアレイ８からスレーブCPU7の向きに切替え、ア
ウトプットイネーブル信号▲▼をアクティブにす
る。この時点で下りデータバッファアレイ８からのデー
タはスレーブ内部データバスSDB1、SDB2上に送出され
る。
また、マスタCPU2は下りデータバッファアレイ８にラッ
チされた下りデータの正誤検証およびスレーブユニット
６の存在の有無の確認を行うため、デコーダ３の出力と
マスタCPU2のリード信号▲▼を否定入力のナンド回
路４へ送出する。ナンド回路４はデコーダ３の出力とリ
ード信号RDから上りデータバッファアレイ９の外側へ否
定入力リードセレクト信号▲▼を送るので、リー
ドセレクト信号▲▼を受信した上りデータバッフ
ァアレイ９をポーリングによりマスタCPU2は時々読み出
しに行き、スレーブ内部データバスSDB1、SDB2上に残っ
ている下りデータを外部データバスDB2、DB1上へフィー
ドバック用の上りデータとして読み出し、マスタCPU2は
外部データバスDB2、DB1上に読み出された上りデータと
先程の下りデータが一致すれば、下りデータ伝送の処理
が終了したものとして次の処理に移行する。このフィー
ドバック用の上りデータと下りデータが一致しないとき
は障害により下りデータが変化したか、スレーブユニッ
ト６がない場合であるから予かじめ定められた障害回復
処理手続を行った後で下りデータの再送を実行する。下
りデータの再送によりフィードバック用の上りデータと
下りデータが一致すればつぎの処理に移行する。
チされた下りデータの正誤検証およびスレーブユニット
６の存在の有無の確認を行うため、デコーダ３の出力と
マスタCPU2のリード信号▲▼を否定入力のナンド回
路４へ送出する。ナンド回路４はデコーダ３の出力とリ
ード信号RDから上りデータバッファアレイ９の外側へ否
定入力リードセレクト信号▲▼を送るので、リー
ドセレクト信号▲▼を受信した上りデータバッフ
ァアレイ９をポーリングによりマスタCPU2は時々読み出
しに行き、スレーブ内部データバスSDB1、SDB2上に残っ
ている下りデータを外部データバスDB2、DB1上へフィー
ドバック用の上りデータとして読み出し、マスタCPU2は
外部データバスDB2、DB1上に読み出された上りデータと
先程の下りデータが一致すれば、下りデータ伝送の処理
が終了したものとして次の処理に移行する。このフィー
ドバック用の上りデータと下りデータが一致しないとき
は障害により下りデータが変化したか、スレーブユニッ
ト６がない場合であるから予かじめ定められた障害回復
処理手続を行った後で下りデータの再送を実行する。下
りデータの再送によりフィードバック用の上りデータと
下りデータが一致すればつぎの処理に移行する。
スレーブユニット６がない場合は、リードセレクト信号
▲▼により上りデータバッファアレイ９からマス
タCPU2で読取ったフィードバック用の上りデータは通常
のフィードバック用の上りデータでは使用しないすべて
「Ｈ」かまたは「Ｌ」になっているので、初期設定時に
スレーブユニット６……有りとしてあった登録を抹消
し、つぎの処理からはマスタCPU2からのアクセスを禁止
し、無効アクセスにより冗長な処理時間の短縮を図る。
▲▼により上りデータバッファアレイ９からマス
タCPU2で読取ったフィードバック用の上りデータは通常
のフィードバック用の上りデータでは使用しないすべて
「Ｈ」かまたは「Ｌ」になっているので、初期設定時に
スレーブユニット６……有りとしてあった登録を抹消
し、つぎの処理からはマスタCPU2からのアクセスを禁止
し、無効アクセスにより冗長な処理時間の短縮を図る。
スレーブCPU7からマスタCPU2へ上りデータを伝送すると
きはスレーブCPU7は上りデータバッファアレイ９のエン
プティ状態を示すインプットレディ信号IRを確認してか
ら、上りデータバッファアレイ９に接続されたスレーブ
内部データバスSDB2上に上りデータを送出する。下りデ
ータバッファアレイ８に記憶されたデーアがあればクリ
ヤ信号線▲▼により消去する。この消去によりス
レーブ内部データバスSDB1、SDB2上のデータをクリアす
る。上りデータバッファアレイ９はスレーブCPU7から送
出されたスレーブ内部データバスSDB2上に存在する上り
データをラッチし、マスタCPU2からの読出しを待つ。ま
た上りデータをラッチした上りデータバッファアレイ９
はインプットレディ信号IRを反転し、スレーブCPU7に上
りデータがラッチされたことを知らせる。
きはスレーブCPU7は上りデータバッファアレイ９のエン
プティ状態を示すインプットレディ信号IRを確認してか
ら、上りデータバッファアレイ９に接続されたスレーブ
内部データバスSDB2上に上りデータを送出する。下りデ
ータバッファアレイ８に記憶されたデーアがあればクリ
ヤ信号線▲▼により消去する。この消去によりス
レーブ内部データバスSDB1、SDB2上のデータをクリアす
る。上りデータバッファアレイ９はスレーブCPU7から送
出されたスレーブ内部データバスSDB2上に存在する上り
データをラッチし、マスタCPU2からの読出しを待つ。ま
た上りデータをラッチした上りデータバッファアレイ９
はインプットレディ信号IRを反転し、スレーブCPU7に上
りデータがラッチされたことを知らせる。
マスタCPU2は各処理を行いながら、統括する複数のスレ
ーブCPU7……をポーリングする。このとき読込んだ上り
データが当該スレーブCPU7へマスタCPU2から直前に転送
した検証用の下りデータと一致した場合は下りデータを
転送用データとしては扱わない。この場合はスレーブCP
U7からマスタCPU2への上りのデータを無効とし、一致し
ない場合は有効として上りデータにより内部処理を行な
う。
ーブCPU7……をポーリングする。このとき読込んだ上り
データが当該スレーブCPU7へマスタCPU2から直前に転送
した検証用の下りデータと一致した場合は下りデータを
転送用データとしては扱わない。この場合はスレーブCP
U7からマスタCPU2への上りのデータを無効とし、一致し
ない場合は有効として上りデータにより内部処理を行な
う。
また、このときは上りデータバッファアレイ９はインプ
ットレディ信号IRをエンプティ状態とし、スレーブCPU7
へバッファエンプティーの状態を知らせ、さらにスレー
ブCPU7からの上りデータがある場合は再度上記手順を続
行する。
ットレディ信号IRをエンプティ状態とし、スレーブCPU7
へバッファエンプティーの状態を知らせ、さらにスレー
ブCPU7からの上りデータがある場合は再度上記手順を続
行する。
なお、ヘッダーにアドレスデータを付与し、上りデータ
と下りデータがどのようなデータの場合でも同一の値と
ならないようデータ処理が行われている。
と下りデータがどのようなデータの場合でも同一の値と
ならないようデータ処理が行われている。
上記実施例では１つのシステムに属する複数のCPU間の
データ転送方式について述べたが、複数のシステム間に
おけるデータ転送方式としてもよい。
データ転送方式について述べたが、複数のシステム間に
おけるデータ転送方式としてもよい。
［発明の効果］ 本発明によるCPU間のデータ伝送方式は、データバスに
接続されたスレーブCPUへマスタCPUからデータを伝送す
るにあたり、スレーブCPU側にマスタCPUからスレーブCP
Uへのデータをラッチする下りデータバッファアレイ及
びスレーブCPUからマスタCPUへのデータをラッチする上
りデータバッファアレイをスレーブ内部データバスを介
してスレーブCPUに接続し、マスタCPUはスレーブCPUを
ポーリングし、データバスを介してマスタCPUから送出
された下りデータを下りデータバッファアレイで蓄積
し、下りデータバッファアレイからのアウトプットレデ
ィ信号をスレーブCPUが確認すると、スレーブ内部デー
タバスをスレーブCPUの向きに切替え、下りデータバッ
ファアレイでラッチされた下りデータをスレーブ内部デ
ータバスに送出し、蓄積された下りデータをスレーブCP
Uに取込み、同時に下りデータをフィードバックデータ
として上りデータバッファアレイに蓄積し、マスタCPU
による上りデータバッファアレイのポーリングによりフ
ィードバックデータが下りデータと一致するか否かでデ
ータの誤りを検出することにより、マスタCPUからスレ
ーブCPUへのデータ伝送にあたりスレーブCPUの処理を止
めないようにしてスレーブCPUを優先させ、マスタCPUか
らスレーブCPUへの下りデータが正しく伝送され、かつ
スレーブCPUが取込んだことの確認ができる。
接続されたスレーブCPUへマスタCPUからデータを伝送す
るにあたり、スレーブCPU側にマスタCPUからスレーブCP
Uへのデータをラッチする下りデータバッファアレイ及
びスレーブCPUからマスタCPUへのデータをラッチする上
りデータバッファアレイをスレーブ内部データバスを介
してスレーブCPUに接続し、マスタCPUはスレーブCPUを
ポーリングし、データバスを介してマスタCPUから送出
された下りデータを下りデータバッファアレイで蓄積
し、下りデータバッファアレイからのアウトプットレデ
ィ信号をスレーブCPUが確認すると、スレーブ内部デー
タバスをスレーブCPUの向きに切替え、下りデータバッ
ファアレイでラッチされた下りデータをスレーブ内部デ
ータバスに送出し、蓄積された下りデータをスレーブCP
Uに取込み、同時に下りデータをフィードバックデータ
として上りデータバッファアレイに蓄積し、マスタCPU
による上りデータバッファアレイのポーリングによりフ
ィードバックデータが下りデータと一致するか否かでデ
ータの誤りを検出することにより、マスタCPUからスレ
ーブCPUへのデータ伝送にあたりスレーブCPUの処理を止
めないようにしてスレーブCPUを優先させ、マスタCPUか
らスレーブCPUへの下りデータが正しく伝送され、かつ
スレーブCPUが取込んだことの確認ができる。
第１図は本発明によるCPU間のデータ伝送方式に係わる
マスタユニットとスレーブユニットの構成図、第２図は
従来のCPU間のデータ伝送方式に係わるマスタユニット
とスレーブユニットの構成図である。 ２……マスタCPU ７……スレーブCPU ８……下りデータバッファアレイ ９……上りデータバッファアレイ DB1、DB2……外部データバス SDB1、SDB2……スレーブ内部データバス
マスタユニットとスレーブユニットの構成図、第２図は
従来のCPU間のデータ伝送方式に係わるマスタユニット
とスレーブユニットの構成図である。 ２……マスタCPU ７……スレーブCPU ８……下りデータバッファアレイ ９……上りデータバッファアレイ DB1、DB2……外部データバス SDB1、SDB2……スレーブ内部データバス
Claims (1)
- 【請求項１】データバスに接続されたスレーブCPUへマ
スタCPUからデータを伝送するにあたり、前記スレーブC
PU側に前記マスタCPUから前記スレーブCPUへのデータを
ラッチする下りデータバッファアレイ及び前記スレーブ
CPUから前記マスタCPUへのデータをラッチする上りデー
タバッファアレイをスレーブ内部データバスを介してス
レーブCPUに接続し、前記マスタCPUは前記スレーブCPU
をポーリングし、前記データバスを介して前記マスタCP
Uから送出された下りデータを前記下りデータバッファ
アレイで蓄積し、前記下りデータバッファアレイでの下
りデータの蓄積を前記スレーブCPUが確認すると、前記
スレーブ内部データバスを前記スレーブCPUの向きに切
替え、前記下りデータバッファアレイでラッチされた前
記下りデータを前記スレーブ内部データバスに送出し、
蓄積された前記下りデータを前記スレーブCPUに取込
み、同時に前記下りデータをフィードバックデータとし
て前記上りデータバッファアレイに蓄積し、前記マスタ
CPUによる前記上りデータバッファアレイのポーリング
により前記フィードバックデータが前記下りデータと一
致するか否かでデータの誤りを検出することを特徴とす
るCPU間のデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034388A JPH07104843B2 (ja) | 1990-02-15 | 1990-02-15 | Ｃｐｕ間のデータ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034388A JPH07104843B2 (ja) | 1990-02-15 | 1990-02-15 | Ｃｐｕ間のデータ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238551A JPH03238551A (ja) | 1991-10-24 |
| JPH07104843B2 true JPH07104843B2 (ja) | 1995-11-13 |
Family
ID=12412786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034388A Expired - Fee Related JPH07104843B2 (ja) | 1990-02-15 | 1990-02-15 | Ｃｐｕ間のデータ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104843B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5350677B2 (ja) | 2008-05-19 | 2013-11-27 | 株式会社東芝 | バス信号制御回路、及び、バス信号制御回路を備えた信号処理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282150A (en) * | 1975-12-29 | 1977-07-09 | Fujitsu Ltd | Signal transmission system |
-
1990
- 1990-02-15 JP JP2034388A patent/JPH07104843B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03238551A (ja) | 1991-10-24 |
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