JPH03238700A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03238700A JPH03238700A JP2035398A JP3539890A JPH03238700A JP H03238700 A JPH03238700 A JP H03238700A JP 2035398 A JP2035398 A JP 2035398A JP 3539890 A JP3539890 A JP 3539890A JP H03238700 A JPH03238700 A JP H03238700A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 27
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にシリアル読み出しポ
ートを有する半導体メモリに関する。
ートを有する半導体メモリに関する。
従来、かかる半導体メモリは冗長用メモリセルや冗長用
データレジスタおよび冗長アドレスデコーダ等からなる
冗長回路を備えて構成される。
データレジスタおよび冗長アドレスデコーダ等からなる
冗長回路を備えて構成される。
第３図は従来の一例を示す半導体メモリのブロック図で
ある。
ある。
第３図に示すように、かかる従来の半導体メモリはシリ
アル出力ポートを有しており、その構成はメモリセル１
と、このメモリセル１に対応する冗長用メモリセル４と
、データ転送制御信号ＤＴに基づきメモリセル１からの
データをデータ転送ゲート用トランジスタＴＤ１〜ＴＤ
２を介して受信するデータレジスタ２と、このデータレ
ジスタ２に対応し且つデータ転送ゲート用トランジスタ
ＴＤＪＩ 、 ＴＤＪ２を介し冗長メモリセル４がらデ
ータを受信する冗長用データレジスタ５Ａと、基本シリ
アルクロックＣＬＫおよびカラムアドレスをカラムアド
レスデコーダ６を介して受信し且つデータレジスタ２の
データをリードデータバス９に送出するためのデータ転
送ゲート用トランジスタＴ、〜Ｔ、を駆動するシリアル
ポインタ３Ａと、カラムアドレスデコーダ６に対応しカ
ラスアドレスを受信して冗長データセレクト信号１ｏを
出力する冗長アドレスデコーダ７Ａと、データレジスタ
２および冗長用データレジスタ５Ａに接続されたリード
データバス９およびリードデータバス１１からのデータ
をデータセレクト信号１２の制御により選択するデータ
セレクタ８Ａとを有している。
アル出力ポートを有しており、その構成はメモリセル１
と、このメモリセル１に対応する冗長用メモリセル４と
、データ転送制御信号ＤＴに基づきメモリセル１からの
データをデータ転送ゲート用トランジスタＴＤ１〜ＴＤ
２を介して受信するデータレジスタ２と、このデータレ
ジスタ２に対応し且つデータ転送ゲート用トランジスタ
ＴＤＪＩ 、 ＴＤＪ２を介し冗長メモリセル４がらデ
ータを受信する冗長用データレジスタ５Ａと、基本シリ
アルクロックＣＬＫおよびカラムアドレスをカラムアド
レスデコーダ６を介して受信し且つデータレジスタ２の
データをリードデータバス９に送出するためのデータ転
送ゲート用トランジスタＴ、〜Ｔ、を駆動するシリアル
ポインタ３Ａと、カラムアドレスデコーダ６に対応しカ
ラスアドレスを受信して冗長データセレクト信号１ｏを
出力する冗長アドレスデコーダ７Ａと、データレジスタ
２および冗長用データレジスタ５Ａに接続されたリード
データバス９およびリードデータバス１１からのデータ
をデータセレクト信号１２の制御により選択するデータ
セレクタ８Ａとを有している。
かかる半導体メモリにおいて、まずメモリセル１からデ
ータを出力バッファへ読み出すには、メモリセルアレイ
１の行アドレスを１つ選択し、データ転送制御信号ＤＴ
によりデータ転送ゲート用トランジスタＴＤ１〜ＴＩ）
ｆｌを活性化してメモリセルアレイ１のワード線１本分
のデータをデータレジスタ２へ転送する。次に、あるカ
ラムアドレスにおいてカラムアドレスデコーダ６の出力
が活性化されると、シリアルポインタ３Ａにスタートト
リガがかかる。ここで、基本シリアルクロックＣＬＫに
したがってシリアルポインタ３Ａがスタートすると、先
に取出したデータレジスタ２内のデータがデータ転送ゲ
ート用トランジスタＴ１〜Ｔゎを介して順次リードデー
タバス９に読み出され、データセレクタ８Ａに供給され
る。かがるデータセレクタ８Ａに２つのリードデータバ
ス９および１１が接続されているが、これらのバスのい
ずれのデータを出力バッファに伝達するかは、データセ
レクト信号１２によって選択する。このデータセレクタ
８Ａに接続されているリードデータバス１１には様々な
ものが考えられる。例えば、このシリアル読み出しをイ
ンターリーブ方式を用いて行なった場合は、チップ上の
他のセルアレイからのリードデータバスとなり、またス
プリット形のデータレジスタを用いる場合は、同一セル
アレイ内の他のデータレジスタ群からのり−トデータパ
スとなる。
ータを出力バッファへ読み出すには、メモリセルアレイ
１の行アドレスを１つ選択し、データ転送制御信号ＤＴ
によりデータ転送ゲート用トランジスタＴＤ１〜ＴＩ）
ｆｌを活性化してメモリセルアレイ１のワード線１本分
のデータをデータレジスタ２へ転送する。次に、あるカ
ラムアドレスにおいてカラムアドレスデコーダ６の出力
が活性化されると、シリアルポインタ３Ａにスタートト
リガがかかる。ここで、基本シリアルクロックＣＬＫに
したがってシリアルポインタ３Ａがスタートすると、先
に取出したデータレジスタ２内のデータがデータ転送ゲ
ート用トランジスタＴ１〜Ｔゎを介して順次リードデー
タバス９に読み出され、データセレクタ８Ａに供給され
る。かがるデータセレクタ８Ａに２つのリードデータバ
ス９および１１が接続されているが、これらのバスのい
ずれのデータを出力バッファに伝達するかは、データセ
レクト信号１２によって選択する。このデータセレクタ
８Ａに接続されているリードデータバス１１には様々な
ものが考えられる。例えば、このシリアル読み出しをイ
ンターリーブ方式を用いて行なった場合は、チップ上の
他のセルアレイからのリードデータバスとなり、またス
プリット形のデータレジスタを用いる場合は、同一セル
アレイ内の他のデータレジスタ群からのり−トデータパ
スとなる。
次に、このシリアル出力ボートにおいて、冗長用のデー
タを読み出す場合は、冗長用メモリセル４のデータが前
述したデータ転送時に転送トランジスタＴＤＪＩ 、
Ｔ［ｌＪ２を介して冗長用データレジスタ５Ａに転送さ
れる。ここで、シリアル読み出し中のカラムアドレスが
冗長アドレスになると、冗長アドレスデコーダ７Ａはこ
のアドレスを検出してシリアルポインタ３Ａを一時的に
非活性とし、しかも冗長データセレクト信号１０により
冗長用データレジスタ５Ａからのデータを読み出すトラ
ンスファゲートＴ、１又はＴＪ２を活性化する。
タを読み出す場合は、冗長用メモリセル４のデータが前
述したデータ転送時に転送トランジスタＴＤＪＩ 、
Ｔ［ｌＪ２を介して冗長用データレジスタ５Ａに転送さ
れる。ここで、シリアル読み出し中のカラムアドレスが
冗長アドレスになると、冗長アドレスデコーダ７Ａはこ
のアドレスを検出してシリアルポインタ３Ａを一時的に
非活性とし、しかも冗長データセレクト信号１０により
冗長用データレジスタ５Ａからのデータを読み出すトラ
ンスファゲートＴ、１又はＴＪ２を活性化する。
これにより、冗長用データレジスタ５Ａのデータがリー
ドデータバス９に読み出され、データセレクタ８Ａに供
給される。
ドデータバス９に読み出され、データセレクタ８Ａに供
給される。
上述したシリアル読み出しボートの冗長回路構成を有す
る半導体メモリは、冗長用データを読み出すときに冗長
用データレジスタのデータをり−ドデータバスに転送し
データセレクタに供給する形式となっているため、基本
シリアルクロックが活性化してから冗長用読み出しデー
タをデータセレクタに供給するまでの時間が（冗長アド
レスデコーダ７Ａの動作時間）＋（リードデータバス９
の充放電時間）の分だけかかってしまう。従って、従来
の半導体メモリはこのシリアル読み出しボートを高速動
作させたい時にその高速動作を防げるという欠点がある
。
る半導体メモリは、冗長用データを読み出すときに冗長
用データレジスタのデータをり−ドデータバスに転送し
データセレクタに供給する形式となっているため、基本
シリアルクロックが活性化してから冗長用読み出しデー
タをデータセレクタに供給するまでの時間が（冗長アド
レスデコーダ７Ａの動作時間）＋（リードデータバス９
の充放電時間）の分だけかかってしまう。従って、従来
の半導体メモリはこのシリアル読み出しボートを高速動
作させたい時にその高速動作を防げるという欠点がある
。
本発明の目的は、かかるシリアル読み出しボートを高速
動作させることのできる半導体メモリを提供することに
ある。
動作させることのできる半導体メモリを提供することに
ある。
本発明の半導体メモリは、メモリセルに対応する冗長用
メモリセルと、前記メモリセルから読み出したデータを
保持するレジスタに対応する冗長用データレジスタと、
前記レジスタからのデータをリードデータバスあるいは
読み出しラインに送出するための出力手段と、カラムア
ドレスにより冗長データセレクト信号を出力する冗長ア
ドレスデコーダと、前記冗長用データレジスタおよび前
記リードデータバスもしくは読み出しラインに接続され
且つ前記冗長アドレスデコーダからの冗長データセレク
ト信号により選択制御するデータセレクタとを有し、前
記冗長メモリセルから前記冗長用データレジスタへ転送
した読み出しデータを通常セル用のリードデータバスも
しくは読み出しラインを介さずに直接出力バッファ前段
の前記データセレクタに供給するように構成される。
メモリセルと、前記メモリセルから読み出したデータを
保持するレジスタに対応する冗長用データレジスタと、
前記レジスタからのデータをリードデータバスあるいは
読み出しラインに送出するための出力手段と、カラムア
ドレスにより冗長データセレクト信号を出力する冗長ア
ドレスデコーダと、前記冗長用データレジスタおよび前
記リードデータバスもしくは読み出しラインに接続され
且つ前記冗長アドレスデコーダからの冗長データセレク
ト信号により選択制御するデータセレクタとを有し、前
記冗長メモリセルから前記冗長用データレジスタへ転送
した読み出しデータを通常セル用のリードデータバスも
しくは読み出しラインを介さずに直接出力バッファ前段
の前記データセレクタに供給するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す半導体メモリのブ
ロック図である。
ロック図である。
第１図に示すように、本実施例は前述した従来例（第３
図）と比較し、冗長用メモリセル４からデータセレクタ
８への冗長用読み出しデータ伝達パス及び冗長アドレス
デコーダ７から出力される冗長データセレクト信号１０
の供給先が異なり、その他の基本的読み出しであるメモ
リセル１からのデータ読み出し手順等、すなわちデータ
レジスタ２．シリアルポインタ３およびカラムアドレス
デコーダ６を用いた読み出し等は同一である。そのため
、ここでは、基本的読み出し手順は従来例で判明してい
るため、冗長用メモリセル４の冗長用データを冗長用デ
ータレジスタ５およびデータセレクタ８を介して出力バ
ッファへ読み出す手順について説明する。
図）と比較し、冗長用メモリセル４からデータセレクタ
８への冗長用読み出しデータ伝達パス及び冗長アドレス
デコーダ７から出力される冗長データセレクト信号１０
の供給先が異なり、その他の基本的読み出しであるメモ
リセル１からのデータ読み出し手順等、すなわちデータ
レジスタ２．シリアルポインタ３およびカラムアドレス
デコーダ６を用いた読み出し等は同一である。そのため
、ここでは、基本的読み出し手順は従来例で判明してい
るため、冗長用メモリセル４の冗長用データを冗長用デ
ータレジスタ５およびデータセレクタ８を介して出力バ
ッファへ読み出す手順について説明する。
まず、冗長用メモリセル４内の冗長用読み出しデータは
、データ転送制御信号ＤＴの活性化時にトランスファゲ
ートＴＤＪＩ Ｉ ＴＤＪ２を介して冗長用データレジ
スタ５に転送される。次に、その後のシリアル読み出し
中のカラムアドレスが冗長用アドレスとなった時に、冗
長用アドレスデコーダ７から出力される冗長データセレ
クト信号１０により、データセレクタ８から出力バッフ
ァへ出力する読み出しデータをデータレジスタ２からで
はなく冗長用データレジスタ５からのデータとするよう
に制御する。
、データ転送制御信号ＤＴの活性化時にトランスファゲ
ートＴＤＪＩ Ｉ ＴＤＪ２を介して冗長用データレジ
スタ５に転送される。次に、その後のシリアル読み出し
中のカラムアドレスが冗長用アドレスとなった時に、冗
長用アドレスデコーダ７から出力される冗長データセレ
クト信号１０により、データセレクタ８から出力バッフ
ァへ出力する読み出しデータをデータレジスタ２からで
はなく冗長用データレジスタ５からのデータとするよう
に制御する。
かかる手順をとることにより、基本シリアルクロックＣ
ＬＫが活性化してから冗長用読み出しデータがデータセ
レクタ８に供給されるまでの時間は、（冗長アドレスデ
コーダ７の動作時間）のみとなり、高速動作に対応する
ことができる。要するに、リードデータバス９の充放電
時間分が不要となる。
ＬＫが活性化してから冗長用読み出しデータがデータセ
レクタ８に供給されるまでの時間は、（冗長アドレスデ
コーダ７の動作時間）のみとなり、高速動作に対応する
ことができる。要するに、リードデータバス９の充放電
時間分が不要となる。
第２図は本発明の第二の実施例を示す半導体メモリのブ
ロック図である。
ロック図である。
第２図に示すように、本実施例は前述した第一の実施例
におけるデータレジスタ２とシリアルポインタ３の部分
をシフトレジスタ１３に置き換えたものであり、しかも
リードデータバス９に代えて読み出しライン１４を用い
た例である。この読み出しライン１４の配線はシフトレ
ジスタ１３の出力端からデータセレクタ８まであるので
、負荷としても非常に軽くなっている。かかる半導体メ
モリにおいて、冗長メモリセル４の冗長用データを出力
バッファへ出力する手順は前述した第一の実施例の場合
と同一であるが、メモリセル１のデータを出力バッファ
へ出力する場合はワード線−本分のデータの右端のデー
タ、すなわちトランスファゲートＴＤＩｌを通過してく
るデータから出力される点が異なっている。
におけるデータレジスタ２とシリアルポインタ３の部分
をシフトレジスタ１３に置き換えたものであり、しかも
リードデータバス９に代えて読み出しライン１４を用い
た例である。この読み出しライン１４の配線はシフトレ
ジスタ１３の出力端からデータセレクタ８まであるので
、負荷としても非常に軽くなっている。かかる半導体メ
モリにおいて、冗長メモリセル４の冗長用データを出力
バッファへ出力する手順は前述した第一の実施例の場合
と同一であるが、メモリセル１のデータを出力バッファ
へ出力する場合はワード線−本分のデータの右端のデー
タ、すなわちトランスファゲートＴＤＩｌを通過してく
るデータから出力される点が異なっている。
このような回路構成の半導体メモリは、前述した第一の
実施例と比較すると、データの読み出しパスに負荷とし
て大きなリードデータバス（第１図の９）を用いないた
め、より高速な読み出しが可能である。すなわち、非冗
長部であるメモリセル１の読み出し部にシフトレジスタ
１３を用いた回路構成において、冗長部に従来例のよう
なり−ドデータバス９を用いる方式を採用すると、シリ
アルサイクルの高速化が冗長部で制限されてしまうため
である。
実施例と比較すると、データの読み出しパスに負荷とし
て大きなリードデータバス（第１図の９）を用いないた
め、より高速な読み出しが可能である。すなわち、非冗
長部であるメモリセル１の読み出し部にシフトレジスタ
１３を用いた回路構成において、冗長部に従来例のよう
なり−ドデータバス９を用いる方式を採用すると、シリ
アルサイクルの高速化が冗長部で制限されてしまうため
である。
以上説明したように、本発明の半導体メモリは、シリア
ル読み出しポートにおける冗長用データレジスタからの
読み出しデータをリードデータバスを介さずに直接デー
タセレクタに供給することにより、リードデータバスの
充放電時間が不要になり、高速のシリアルサイクルを実
現できるという効果がある。
ル読み出しポートにおける冗長用データレジスタからの
読み出しデータをリードデータバスを介さずに直接デー
タセレクタに供給することにより、リードデータバスの
充放電時間が不要になり、高速のシリアルサイクルを実
現できるという効果がある。
ルクロック。
Claims (1)
- メモリセルに対応する冗長用メモリセルと、前記メモ
リセルから読み出したデータを保持するレジスタに対応
する冗長用データレジスタと、前記レジスタからのデー
タをリードデータバスあるいは読み出しラインに送出す
るための出力手段と、カラムアドレスにより冗長データ
セレクト信号を出力する冗長アドレスデコーダと、前記
冗長用データレジスタおよび前記リードデータバスもし
くは読み出しラインに接続され且つ前記冗長アドレスデ
コーダからの冗長データセレクト信号により選択制御す
るデータセレクタとを有し、前記冗長メモリセルから前
記冗長用データレジスタへ転送した読み出しデータを通
常セル用のリードデータバスもしくは読み出しラインを
介さずに直接出力バッファ前段の前記データセレクタに
供給することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035398A JPH03238700A (ja) | 1990-02-15 | 1990-02-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035398A JPH03238700A (ja) | 1990-02-15 | 1990-02-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238700A true JPH03238700A (ja) | 1991-10-24 |
Family
ID=12440812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035398A Pending JPH03238700A (ja) | 1990-02-15 | 1990-02-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238700A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120300A (ja) * | 1984-07-09 | 1986-01-29 | Hitachi Ltd | 欠陥救済回路を有する半導体メモリ |
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63252000A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-02-15 JP JP2035398A patent/JPH03238700A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120300A (ja) * | 1984-07-09 | 1986-01-29 | Hitachi Ltd | 欠陥救済回路を有する半導体メモリ |
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63252000A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
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