JPH03238855A - カスタムｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理装置や各種周辺ハードウェアを含む機
能ブロックやメモリブロック、及びユーザ定義の回路か
ら構成される機能ブロックの各レイアウトデータを計軍
機上で演算することにより開発されるカスタムＬＳＩに
関し、特にこれら各機能ブロックを複数種類準備すると
共に、これらの各機能ブロックに対応するレイアウトデ
ータをデータベースとして計算機上に登録し且つこれら
のデータベース中から必要なデータを計算機上で処理し
てマスクデータを作成することにより開発されるカスタ
ムＬＳＩに関する。

〔従来の技術〕

近年、半導体技術の進歩に伴い、マイクロコンピュータ
は応用分野を急速に拡大しつつあり、その上ユーザによ
る応用分野毎の要求は多様の一途を辿っている。かかる
ユーザの要求を完全に満たすことのできるマイコン等の
半導体集積回路を短時間のうちに設計し、製品化するシ
ステムが現在ゲートアレーとして開発されている。

また、半導体集積回路の高機能および高集積度を有する
技術としてメガセル方式と呼ばれる新しい方式も開発さ
れている。この方式はＣＰＵやメモリ、タイマ、Ａ／Ｄ
コンバータ、シリアルインタフェース等の各機能ブロッ
クのレイアウト情報をマクロ情報と呼ばれるデータベー
スとして計算機内に登録しておき、ユーザがこのマクロ
情報の接続図を作成するものである。さらに、このマク
ロ情報の接続図をもとに計算機内でこれらのマクロ情報
を合成し、最終的なマスク情報を作成するものである。

本方式の特徴はタイマ、メモリ、Ａ／Ｄコンバータ、シ
リアルインタフェース等の機能ブロックを豊富に取り揃
えておき、ユーザが必要に応じて機能ブロックを自由に
選択することにより、所望の集積回路のマスク情報を短
期間の内に作成し、これにより、ユーザ所望の集積回路
を短期間内に開発完了させるところにある。

ところが、このメガセル方式を用いてカスタムＬＳＩを
開発する場合、機能的にはユーザ所望の要求を満足させ
ることは可能であるが、実際のレイアウトでは各種機能
ブロックを接続するための配線領域やポンディングパッ
ドなどの入出力回路とチップ内部のロジック部分との接
続のための配線領域が必要になる。これらの配線領域は
かなり大きな面積を占めている。従って、現実にこの技
術で開発されたカスタムＬＳＩは、チップ上に実現され
た機能に比較してチップ面積が相対的に大きな構成にな
り、チップ製造コストやチップ単価を大きく上昇させる
大きな原因になっている。必然的にユーザに経済的負担
をしいている場合が多い。また、かかるメガセル方式で
は必要な機能ブロックを任意に組合せてチップを開発す
るため、チップ形状は任意となり、チップを実際にパッ
ケージに封入する際に必要なリードフレームを各チップ
毎に新規に作成せざるを得す、これがＬＳＩチップ開発
期間の短縮化を妨げている。

この開発期間短縮に対しては、考えられるチップサイズ
を想定し、必要なり−ドーフレームを予め全種類準備す
ることにより対応している。

〔発明が解決しようとする課題〕

上述した従来のカスタムＬＳＩは、メガセル方式により
開発されているが、レイアウト上で機能ブロック間の接
続に費やす配線領域が非常に大きな部分を占め、チップ
の形状はチップの持つ機能や性能に比較して相対的に大
きなものになっている。従って、従来のメガセル方式に
よるカスタムＬＳＩは、チップの製造コストやチップ単
価を必然的に引上げるという欠点を有している。

また、従来のメガセル方式によるカスタムＬＳＩは、チ
ップ形状が任意になり、開発期間短縮のためには全ての
チップ形状に対して予めリードフレームを作成しておく
必要があり、開発資源の効率的運用の面からも大きな負
担になるという欠点を有している。

本発明の目的は、かかるチップ形状を小さくするととも
に効率的に開発することのできるカスタムＬＳＩを提供
することにある。

〔課題を解決するための手段〕

本発明のカスタムＬＳＩは、中央処理装置と、プログラ
ムおよびデータを格納する記憶手段と、チップ内部およ
び外部でデータの授受を行う入出力回路と、予め所定の
大きさおよび形状に定められ且つ回路構成素子を含まな
いマクロ設定領域と、前記中央処理装置と前記記憶手段
と前記入出力回路を含むチップ内部および前記マクロ設
定領域間でデータの授受を行う第一のインタフェース回
路と、チップ外部と前記マクロ設定領域間でデータの授
受を行うための予め所定接続関係により接続された第二
のインタフェース回路とを有し、前記マクロ設定領域に
中央処理装置機能を有する機能ブロック群と記憶装置機
能を有する機能ブロック群および周辺装置機能を有する
機能ブロック群からなる複数の機能ブロック群のうち任
意の機能ブロックを選択的に設定し、その設定した機能
ブロックと前記第一のインタフース回路および前記機能
ブロックと前記第二のインタフェース回路間をそれぞれ
接続するように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すカスタムＬＳＩの
ブロック図である。

第１図に示すように、本実施例のカスタムＬＳ１１は、
中央処理装置（以下、ｃＰＵと称す）２と、プログラム
を格納するためのプログラムメモリ３と、処理データを
格納するデータメモリ４と、マクロインタフェース回路
（以下、マクロＩ／Ｆと称す）５と、入出カポ−トロを
有している。また、このカスタムＬＳＩＩはＣＰＵ２と
プログラムメモリ３およびデータメモリ４をアドレスバ
ス７で接続し、しかもこれらＣＰＵ２やメモリ３．４あ
るいはマクロＩ／Ｆ５と入出カポ−トロ等はデータバス
８により相互に接続されている。更に、このカスタムＬ
ＳＩＩの周囲にはパッドブロック９が複数設定され、入
出カポ−トロ及びパッドブロック９を経由してチップ内
部と外部のデータの授受が行なわれる。これらパッドブ
ロック９およびマクロＩ／Ｆ５の間にマクロ設定領域１
１が設けられる。また、１２〜１４はそれぞれ第一乃至
第三の信号線群を表わす、尚、以下に各回路の詳細につ
いて説明するが、入出カポ−トロの構成は本発明と直接
関係がないため、詳細な説明を省略する。

まず、ＣＰＵ２はプログラムメモリ３に対しアドレスバ
ス７を経由してアドレスバス指定を行い、読み出された
プログラムをデータバス８を経由して読み込む。また、
データメモリ４に対しアドレスバス７を経由してアドレ
ス指定を行い、データバス８を経由してデータの読み出
しや書込みを行う０次に、マクロＩ／Ｆ５はマクロ設定
領域１１との間でデータ授受を行うための入出カブロッ
ク１０を複数内蔵し、この入出カブロック１０はデータ
バス８に接続されている。マクロ設定領域１１やマクロ
Ｉ／Ｆ５とＣＰＵ２との間でのデータ転送を制御するた
め、ＣＰＵ２からマクロＩ／Ｆ５に対し第一の信号群１
２が接続されている。更に、上述したマクロ設定領域１
１は、ユーザ固有の機能ブロックや回路を設定するため
の特殊なフリー領域であり、パッドブロック９に接続す
る第二の信号線群１３とマクロＩ／Ｆ５に接続する第三
の信号線群１４との接続端子がマクロ設定領域１１の各
辺に設定されている。

第２図は第１図に示す入出カブロックの具体的構成図で
ある。

第２図に示すように、かかる入出カブロック１０はマク
ロ設定領域１１の出力データを保持し第三の信号線群１
４のうちの出力データ線１４Ｃに送出するデータフリッ
プフロップ（以下、ＤＦＦと称す）１５と、マクロ設定
領域１１に対しデータを入力するが出力するがの転送方
向指定データを保持し、第三の信号線群１４の−うちの
方向指定信号線１４Ｄに送出するモードフリップフロッ
プ（以下、ＭＦＦと称す〉１６と、ＭＦＦ１６からの信
号を受け“０”を保持する場合には出力を指定し出力デ
ータ１４Ｃを有効にし、また“１”を保持する場合には
入力を指定し入力データ線１４Ｂを有効にする選択回路
１７と、マクロ設定領域１１からのデータ読み出しタイ
ミングを指定するために第一の信号線群１２の内のリー
ド信号線１２Ａにより制御されるバスドライバ１８とを
有している。このＤＦＦライト信号線１２Ｂからの信号
は端子Ｔ８からのデータ線上のデータをＤＦＦ１５に書
込むタイミングの指定信号であり、またＭＦＦライト信
号線１２Ｃがらの信号は端子Ｔ８からのデータ線上のモ
ードデータをＭＦＦ１６に書込むタイミングの指定信号
である。更に、第三の信号線群１４の内の読み込みタイ
ミング信号線１４Ａがらの信号は、マクロ設定領域１１
からのデータリードタイミングの指定信号である。また
、入力データ線１４Ｂはマクロ設定領域１１からの入力
データ信号線であり、出力データ線１４Ｃはマクロ設定
領域１１への出カデータ信号線であり、方向指定信号線
１４Ｄはマクロ設定領域１１に対してデータの転送方向
を指定するための制御信号線である。

第３図は第１図に示すパッドブロックの具体的構成図で
ある。

第３図に示すように、このパッドブロック９は、ポンデ
ィングパッド１９と出力ドライバ２０および入力制御ロ
ジック２１とを含んでいる。すなわち、第二の信号線群
１３の内、読み込みタイミング信号線１３Ａからの信号
がＯＩＩの時に入力制御ロジック２１が有効になり且つ
入力信号線１３Ｂ上の入力データが有効になる。また、
出力タイミング信号線１３Ｄからの信号が“１′°の時
に出力ドライバ２０が有効になり且つポンディングパッ
ド１９より出力信号線１３Ｃ上のデータが外部に導出さ
れる。

要するに、本実施例のカスタムＬＳＩＩは以上説明した
各ハードウェア構成を有し、マクロ設定領域１１にユー
ザが必要とする機能ブロックやユーザ定義の回路を設定
し、ＣＰＵ２とのデータのやり取りは第一および第三の
信号線群１２．１４によりマクロＩ／Ｆ５を経由して行
なわれ、またチップ外部とのデータのやり取りは第二の
信号線群１３によりパッドブロック９を経由して行われ
る。

一方、第４図は本発明の第二の実施例を示すカスタムＬ
ＳＩのブロック図である。本実施例は、前述した第一の
実施例がマクロ設定領域１１とＣＰＵ２とのデータのや
り取りをマクロＩ／Ｆ５およびデータバス８経由で行な
ったのに対し、割込み要求等ＣＰＵ２に対して直接処理
要求が必要な場合にも対応可能のように割込みコントロ
ーラ（以下、ＩＮＴＣと記す）２２を設定し、マクロ設
定領域１１から直接Ｉ　ＮＴＣ２２への要求パスを設け
ている点が大きく異なっている。すなわち、かかるカス
タムＬＳＩＩは、Ｉ　ＮＴＣ２２を有し、このＩ　ＮＴ
Ｃ２２からＣＰＵ２へ割込み要求信号２３を送出すると
ともに、マクロ設定領域１１からＩ　ＮＴＣ２２へ割込
み入力信号線群２４が接続されている。このＩ　ＮＴＣ
２２は従来の割込みコントローラと同様の構成を有し、
図示省略している他の周辺ハードウェアからの割込み要
求に対しても選択処理や優先順位処理を行うことができ
る。尚、その他のハードウェア構成及び動作は、前述し
た第一の実施例と同様であるため説明を省略する。

〔発明の効果〕

以上説明したように、本発明のカスタムＬＳＩは、ポン
ディングパッドやＣＰＵあるいは入出力ポートなどの主
要な機能ブロックがマクロ設定領域内に予め設定され、
更にユーザ所望の回路を設定するための領域も同様に予
めマクロ設定領域内に確保してデータベース化すること
により、ユーザ所望の回路とマクロ設定領域間での最小
限の配線を行なうだけでよく、配線領域として占める面
積を非常に小さく抑えることができる。従って、本発明
は各機能ブロックを個別に接続した場合に比較してチッ
プ形状を小さくすることができ、経済的に大きな利点を
有するという効果がある。

また、本発明はマクロ設定領域に設けるユーザ回路の規
模を容量に応じて数種類用意するだけでよく、またチッ
プ形状自体も予め固定されているので、予め作成してお
かなければならないリードフレームを対応する数種類に
限定できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すカスタムＬＳＩの
ブロック図、第２図は第１図に示す入出カブロックの具
体的構成図、第３図は第１図に示すパッドブロックの具
体的構成図、第４図は本発明の第二の実施例を示すカス
タムＬＳＩのブロック図である。 １・・・カスタムＬＳＩ、２・・・ＣＰＵ、３・・・プ
ログラムメモリ、４・・・データメモリ、５・・・マク
ロＩ／Ｆ、６・・・入出力ボート、７・・・アドレスバ
ス、８・・・データバス、９・・・パッドブロック、１
０・・・入出カブロック、１１・・・マクロ設定領域、
１２・・・第一の信号線群、１２Ａ・・・リード信号線
、１２Ｂ・・・ＤＦＦライト信号線、１２Ｃ・・・ＭＦ
Ｆライト信号線、１３・・・第二の信号線群、１３Ａ・
・・読み込みタイミング信号線、１３Ｂ・・・入力信号
線、１３Ｃ・・・出力信号線、１３Ｄ・・・出力タイミ
ング信号線、１４・・・第三の信号線群、１４Ａ・・・
読み込みタイミング信号線、１４Ｂ・・・入力データ線
、１４Ｃ・・・出力データ線、１４Ｄ・・・方向指定信
号線、１５・・・ＤＦＦ、１６・・・ＭＦＦ、１７・・
・選択回路、１８・・・バスドライバ、１９・・・ポン
ディングパッド、２０・・・出力ドライバ、２１・・・
入力制御ロジック、２２・・・割込みコントローラ、２
３・・・割込み要求信号。

Claims (1)

【特許請求の範囲】
1. 　中央処理装置と、プログラムおよびデータを格納する
   記憶手段と、チップ内部および外部でデータの授受を行
   う入出力回路と、予め所定の大きさおよび形状に定めら
   れ且つ回路構成素子を含まないマクロ設定領域と、前記
   中央処理装置と前記記憶手段と前記入出力回路を含むチ
   ップ内部および前記マクロ設定領域間でデータの授受を
   行う第一のインタフェース回路と、チップ外部と前記マ
   クロ設定領域間でデータの授受を行うための予め所定接
   続関係により接続された第二のインタフェース回路とを
   有し、前記マクロ設定領域に中央処理装置機能を有する
   機能ブロック群と記憶装置機能を有する機能ブロック群
   および周辺装置機能を有する機能ブロック群からなる複
   数の機能ブロック群のうち任意の機能ブロックを選択的
   に設定し、その設定した機能ブロックと前記第一のイン
   タフース回路および前記機能ブロックと前記第二のイン
   タフェース回路間をそれぞれ接続することを特徴とする
   カスタムＬＳＩ。