JPH03238922A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ電圧値をデジタル値に変換するＡ／Ｄ
変換器に関し、特に１チツプマイクロコンピユータに内
蔵するＡ／Ｄ変換器に関する。

〔従来の技術〕

従来１．かかるＡ／Ｄ変換器は１チツプマイクロコンピ
ユータ等に内蔵されており、したがって比較的簡単な構
成のものが用いられている。

第４図は従来の一例を示すＡ／Ｄ変換器のブロック図で
ある。

第４図に示すように、このＡ／Ｄ変換器は８ビツト構成
であり、入力端子（Ｉｌ〜Ｉｎ）ｇに接続されたアナロ
グ信号線９を介して入力されたアナログ信号をデジタル
値に変換するＡ／Ｄ変換部１と、このＡ／Ｄ変換部１の
出力を８ビット幅のバス１０を介して受信するマスタレ
ジスタ２と、入力信号ＳＣＫがアクティブ時に８ビット
幅のバス１１からの値を取り込むスレーブレジスタ３と
、このスレーブレジスタ３に８ビツト幅のバス１２を介
して接続されたデータバス７とを有している。

かかるＡ／Ｄ変換器において、入力端子８にアナログ電
圧が印加されアナログ信号ＡＩ９を介してＡ／Ｄ変換部
１にこのアナログ電圧が加わると、Ａ／Ｄ変換部１はア
ナログ電圧値をデジタル値に変換し、そのデジタル値を
バス１０を介してマスタレジスタ２２に格納する。しが
る後、スレーブレジスタ３の入力信号ＳＣＫがアクティ
ブになると、バス１０を介してマスタレジスタ２に保持
していた値をスレーブレジスタ３に取り込む９次に、図
示省略している中央処理装置からの指示により、スレー
ブレジスタ３に保持していた値がバス１２を介してデー
タバス７に送出される。

このＡ／Ｄ変換器により、アナログ電圧値を数回測定し
平均値を求めようとしたとき、中央処理装置（以下、Ｃ
ＰＵと称す）はスレーブレジスタ３に格納している値を
データバス７を介して記憶装置（以下、メモリと称す）
に−度格納し、これを数回繰り返してデータを収集し再
度メモリに格納している。その後、メモリに格納したア
ナログ電圧のデジタル変換値を用いて演算し、アナログ
電圧の平均値を求めている。また、前回及び前前回のア
ナログ電圧を基にアナログ電圧の変化を求める時も、同
時にメモリに格納したアナログ電圧のデジタル変換値を
用い、演算することにより求めている。

〔発明が解決しようとする課題〕

上述した従来のＡ／Ｄ変換器は、かかるＡ／Ｄ変換が行
われる毎に、ＣＰＵがＡ／Ｄ変換部より出力する変換結
果をメモリに転送する必要があり、ＣＰＵの負荷が大き
くなり、その結果ＣＰＵの処理能力が落ちるという欠点
がある。また、従来のＡ／Ｄ変換器は、アナログ電圧の
平均を求めたり、アナログ電圧の変化値を求めようとす
る時に実行するソフトウェアがＡ／Ｄ変換器を監視し且
つＡ／Ｄ変換を終了するとその変換結果をメモリに転送
するというルーチンが必要になり、プロダラムが大きく
なるという欠点もある。

本発明の目的は、かかるＣＰＵの負荷を軽減させ、ＣＰ
Ｕの処理能力を向上させるとともにソフトウェアの負担
を小さくすることのできるＡ／Ｄ変換器を提供すること
にある。

〔課題を解決するための手段〕

本発明のＡ／Ｄ変換器は、入力端子に加えられるアナロ
グ電圧値をデジタル値に変換するＡ／Ｄ変換部と、前記
Ａ／Ｄ変換部のデジタル出力値を保持するマスタレジス
タと、前記マスタレジスタに保持した値を取り込み且つ
保持するために複数段のラッチ群で形成したスレーブレ
ジスタとを有し、前記マスタレジスタに保持した値をシ
フト動作を繰り返して順次取り込み保持するように構成
される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すＡ／Ｄ変換器のブ
ロック図である。

第１因に示すように、本実施例は８ビツトのＡ／Ｄ変換
器の例であり、入力端子（１１〜Ｉｎ）８に加えられる
アナログ電圧値をアナログ信号線９を介して入力しデジ
タル値に変換するＡ／Ｄ変換部１と、このＡ／Ｄ変換部
１のデジタル出力値を８ビツトバス１０を介して受信し
保持するマスタレジスタ２と、このマスタレジスタ２に
保持した値を８ビツトバス１１を介して取り込み且つ保
持するために複数段のラッチ群３〜６でシフトレジスタ
を構成するスレーブレジスタ１８と、スレーブレジスタ
１８に保持したデータを出力信号線１４〜１７を介して
アクセスし読み出すためのリードポインタ１３と、スレ
ーブレジスタ１８から８ビツト幅のバス１２を介して受
信したデータを転送するデータバス７とを有している。

かかるＡ／Ｄ変換器において、シフト動作を行うスレー
ブレジスタ１８のうち一つのスレーブレジスタは８個の
ラッチで構成している。

第２図は第１図に示すスレーブレジスタの回路構成図で
ある。

第２区に示すように、かかるスレーブレジスタ１８は４
段のシフトレジスタで構成しており、データを保持し且
つこの保持するデータを常に出力し続ける機能を持った
ラッチ１９と、トランスファーゲート２０と、８ビツト
バス１２に接続されたラッチ群出力信号線２１とを有し
ている。

このスレーブレジスタ１８において、入力信号ＳＣＫが
アクティブになると、１段目のラッチ群３はマスタレジ
スタ２に保持している値を取り込み保持する。また、２
段目のラッチ群４は前段のラッチ群３のデータを取り込
み保持する。以下、同様にしてラッチ群は前段のデータ
を取り込み保持する。尚、最終段のラッチ群６に保持し
たデータは次段が無いので無くなる。

次に、ＣＰＵがスレーブレジスタ１８に保持した値を読
み出す時の動作、例えば２段目のラッチ群４に保持して
いるデータを読み出す動作は、リードポインタ１３の出
力信号１５をアクティブとし、他の出力信号１４，１６
．１７をインアクティブにする。しかるに、出力信号１
５がアクティブであるので、このリードポインタ出力信
号線１５がゲートに接続されたトランスファゲートのみ
オンし、２段目のラッチ群４のラッチ１つに保持したデ
ータをそれぞれラッチ群出力信号！１２１に出力する。

この出力信号線２１に送出されたデータは８ビツトバス
１２およびデータバス７を介して読み出される。

次に、第１図において、３回アナログ電圧をＡ／Ｄ変換
し、それらの平均を求める時の動作について述べる。

まず、入力端子８に加えられたアナログ電圧をアナログ
信号線９を介してＡ／Ｄ変換部１に取り込み、Ａ／Ｄ変
換を行う、この変換結果は、バス１０を介してマスタレ
ジスタ２に取り込まれ保持される。ついで、入力信号Ｓ
ＣＫがアクティブになると、スレーブレジスタ１８はバ
ス１１を介してマスタレジスタ２のデータを取り込み保
持する。上述したように、各スレーブレジスタを構成す
るラッチ群４はラッチ群３のデータを、ラッチ群５はラ
ッチ群４のデータを、ラッチ群６はラッチ群５のデータ
をそれぞれ取り込み保持する０以上の動作を後２回繰り
返し、ラッチ群３〜５にアナログ電圧の変換値を蓄える
。

一方、ＣＰＵはリードポインタ１３を操作して信号線１
４をまずアクティブにする。これにより、ラッチ群３に
保持したデータをバス１２及びデータバス７を介して１
チツプマイクロコンピユータに内蔵する演算論理装置（
以下、ＡＬＵと称す）に取り込む、以下同様に、信号！
１５をアクティブにし、ラッチ群４のデータをバス１２
およびデータバス７を介してＡＬＵに取り込み、前記Ａ
ＬＵに保持したデータに加算する。また、ラッチ群５に
保持したデータも前記ＡＬＵに取り込まれ加算される。

かくして、ＡＬＵに加算されたデータを３で割ることに
より、求めるアナログ電圧のデジタル化された平均値が
算出される。尚、ＣＰＵおよびＣＰＵに内蔵しているＡ
ＬＵ等については本発明とは直接関係ないので省略して
いる。

第３図は本発明の第二の実施例を示すＡ／Ｄ変換器のブ
ロック図である。

第３図に示すように、本実施例は前述した第一の実施例
と比較し、最終段のスレーブレジスタを構成するラッチ
群６Ａからデータフル信号２２を送出するようにしてい
る点が異なり、その他は同一である。このデータフル信
号２２は４段のラッチ群３〜６Ａにデータが全て詰まっ
た時にアクティブになる信号である。かかるＡ／Ｄ変換
器において、その動作も前述した第一の実施例と同様で
あるが、本実施例ではスレーブレジスタのラッチ群３〜
６Ａにデータが全て詰まった状態を示すデータフル信号
２２が付加されているので、スレーブレジスタ１８がデ
ータフルの状態であることを感知することができる。

例えば、このデータフル信号２２をＣＰＵに対する割り
込み信号として用いることができる。すなわち、データ
フル信号２２がインアクティブの時にＣＰＵは他の動作
を実行し、このデータフル信号２２がアクティブの時に
ＣＰＵに割り込みをかけ、アナログ電圧値をスレーブレ
ジスタ１８から読み出し、演算してアナログ電圧の平均
を求める等の動作を行うことができる。

尚、本実施例では８ビツトのＡ／Ｄ変換器について述べ
たが、８ビツト以外のＡ／Ｄ変換器でもかまわない、ま
た、本実施例ではスレーブレジスタを４段のラッチ群で
構成したが、これに限定されることなく４段以外の複数
段であればよい。

〔発明の効果〕

以上説明したように、本発明のＡ／Ｄ変換器は、スレー
ブレジスタの構造をシフト動作が可能なラッチ群で構成
し、しかもマスタレジスタのデータをシフト動作を繰り
返しながら順次取り込み且つ保持することにより、アナ
ログ電圧の平均値を求めようとする場合、リードポイン
タの出力信号を順次アクティブにしてスレーブレジスタ
のラッチ群からデータを読み出して演算することで容易
に求めることができ、またアナログ電圧の変化も同様に
容易に求めることができるので、ＣＰＵの負荷は小さく
なり、更にスレーブレジスタのラッチ群から高速にデー
タを読み出せるのでＣＰＵの処理能力も大きくなるとい
う効果がある。

また、本発明のＡ／Ｄ変換器は、スレーブレジスタの段
数骨だけ過去のデータを保持しているので、従来のよう
にソフトウェアでメモリにデータを保持しなくても容易
に過去のアナログ電圧値を求めることができ、ソフトウ
ェアの負担を小さくすることができるという効果がある
。更に、スレーブレジスタのラッチ群にデータがフルの
状態であることを表す信号を付加すると、ＣＰＵはポー
リングする必要がなくなるので更に処理能力が向上させ
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すＡ／Ｄ変換器のブ
ロック図、第２図は第１図に示すスレーブレジスタの回
路構成図、第３図は本発明の第二の実施例を示すＡ／Ｄ
変換器のブロック図、第４図は従来の一例を示すＡ／Ｄ
変換器のブロック図である。 １・・・Ａ／Ｄ変換部、２・・・マスタレジスタ、３〜
６．６Ａ・・・ラッチ群、７・・・データバス、８・・
・入力端子、９・・・アナログ信号線、１０〜１２・・
・８ビツトバス、１３・・・リードポインタ、１４〜１
７・・・リードポインタ出力信号、１８・・・スレーブ
レジスタ、１９・・・ラッチ、２０・・・トランスファ
ゲート、２１・・・ラッチ群出力信号線、２２・・・デ
ータフル信号。

Claims (1)

1. 【特許請求の範囲】 １、入力端子に加えられるアナログ電圧値をデジタル値
   に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部のデジタ
   ル出力値を保持するマスタレジスタと、前記マスタレジ
   スタに保持した値を取り込み且つ保持するために複数段
   のラッチ群で形成したスレーブレジスタとを有し、前記
   マスタレジスタに保持した値をシフト動作を繰り返して
   順次取り込み保持することを特徴とするＡ／Ｄ変換器。 ２、請求項１記載のＡ／Ｄ変換器において、スレーブレ
   ジスタに保持されたデータを読み出す際にアクティブに
   されるリードポインタを有することを特徴とするＡ／Ｄ
   変換器。 ３、請求項１記載のＡ／Ｄ変換器において、スレーブレ
   ジスタからデータフル信号を送出することを特徴とする
   Ａ／Ｄ変換器。