JPS6111493B2 - - Google Patents
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- JPS6111493B2 JPS6111493B2 JP11534378A JP11534378A JPS6111493B2 JP S6111493 B2 JPS6111493 B2 JP S6111493B2 JP 11534378 A JP11534378 A JP 11534378A JP 11534378 A JP11534378 A JP 11534378A JP S6111493 B2 JPS6111493 B2 JP S6111493B2
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- Japan
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- data
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- 238000000034 method Methods 0.000 claims description 19
- 230000002457 bidirectional effect Effects 0.000 description 5
- 101100268671 Caenorhabditis elegans acc-4 gene Proteins 0.000 description 4
- 239000000872 buffer Substances 0.000 description 4
- 101000933173 Homo sapiens Pro-cathepsin H Proteins 0.000 description 3
- 102100025974 Pro-cathepsin H Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はシリアル入出力装置に関するものであ
る。
る。
現在シリアル入出力装置においては、次の二種
類の方式がある。１番目としては、並列−直列変
換時に、並列データの最下位ビツト（以下LSBと
略す）を最初に出力し、最後に最上位ビツト（以
下MSBと略す）を出力するような直列データを
作り、また入力時には、最初に入力した値をLSB
とし、最後に入力した値をMSBとして並列デー
タを組立てるという方式がある。二番目の方式と
しては、並列データのMSBを最初に出力し最後
にLSBを出力するような直列データを作りまた入
力時には最初に入力した値をMSBとし、最後に
入力した値をLSBとして並列データを組立てると
いう方式がある。従来のシリアル入出力装置は
「LSBからMSBのデータ列」または「MSBから
LSBのデータ列」という二つの方式の一方だけに
適用できるだけであり、システムの要求する方式
が変われば、別の方式わ考えなければならないと
いう欠点があつた。
類の方式がある。１番目としては、並列−直列変
換時に、並列データの最下位ビツト（以下LSBと
略す）を最初に出力し、最後に最上位ビツト（以
下MSBと略す）を出力するような直列データを
作り、また入力時には、最初に入力した値をLSB
とし、最後に入力した値をMSBとして並列デー
タを組立てるという方式がある。二番目の方式と
しては、並列データのMSBを最初に出力し最後
にLSBを出力するような直列データを作りまた入
力時には最初に入力した値をMSBとし、最後に
入力した値をLSBとして並列データを組立てると
いう方式がある。従来のシリアル入出力装置は
「LSBからMSBのデータ列」または「MSBから
LSBのデータ列」という二つの方式の一方だけに
適用できるだけであり、システムの要求する方式
が変われば、別の方式わ考えなければならないと
いう欠点があつた。
本発明は以上の事情に鑑みてなされたもので、
前記二つの方式のいずれにも適用でき、動作時に
そのいずれか一方を指定して用いることのできる
シリアル入出力装置を提供することを目的とす
る。
前記二つの方式のいずれにも適用でき、動作時に
そのいずれか一方を指定して用いることのできる
シリアル入出力装置を提供することを目的とす
る。
本発明によれば、左右両方向にシフト可能なシ
フトレジスタと、前記シフトレジスタのシフト方
向を記憶する記憶回路と、前記記憶回路の出力に
よつて、前記シフトレジスタのシフト方向を制御
する手段と、前記シフトレジスタへデータをシリ
アルに入力するシリアル入力端子と、前記シフト
レジスタよりデータをシリアルに出力するシリア
ル出力端子を有し、前記記憶回路の内容により、
前記シリアル入力端子より入力されるデータ列あ
るいは前記シリアル出力端子から出力されるデー
タを、所定の方式にしたがつて、各々、組立てて
並列データに変換、あるいは、並列データから直
列データに変換することが可能なシリアル入出力
装置が得られる。
フトレジスタと、前記シフトレジスタのシフト方
向を記憶する記憶回路と、前記記憶回路の出力に
よつて、前記シフトレジスタのシフト方向を制御
する手段と、前記シフトレジスタへデータをシリ
アルに入力するシリアル入力端子と、前記シフト
レジスタよりデータをシリアルに出力するシリア
ル出力端子を有し、前記記憶回路の内容により、
前記シリアル入力端子より入力されるデータ列あ
るいは前記シリアル出力端子から出力されるデー
タを、所定の方式にしたがつて、各々、組立てて
並列データに変換、あるいは、並列データから直
列データに変換することが可能なシリアル入出力
装置が得られる。
次に本発明を実施例をあげて説明するに先立ち
理解を助けるため、本発明のシリアル入出力装置
を用いた中央処理装置の例をあげてその動作説明
を行なう。
理解を助けるため、本発明のシリアル入出力装置
を用いた中央処理装置の例をあげてその動作説明
を行なう。
〓〓〓〓
第１図は本発明を用いだ４ビツトシリアル入出
力装置を含む中央処理装置（以下CPUと略す）
のブロツク図である。１はインストラクシヨンデ
コーダと制御部３によつて示されるシリアル方式
を記憶するフリツプ・フロツプ、２は並列データ
をアクセスすることが可能で、左右両方向にシフ
トできる４ビツトシフトレジスタ、３は入力した
命令を解読し、その命令の実行に必要な制御信号
を発生するインストラクシヨンデコーダ（以下
IDと略す）および制御部、４はアキユムレータ
（以下ACCと略す）、５は一時記憶用レジスタ、
６は７で処理された結果によつて制御されるフラ
グ群、７は数値や論理を処理する算術論理ユニツ
ト（以下ALUと略す）、８はレジスタ群、９はプ
ログラムカウンタ（以下PCと略す）、１０は内部
４ビツト双方向性バス（以下内部バスと略す）、
１１はアドレスバス、１２は４ビツトバスバツフ
アを示す。
第１図は本発明を用いだ４ビツトシリアル入出
力装置を含む中央処理装置（以下CPUと略す）
のブロツク図である。１はインストラクシヨンデ
コーダと制御部３によつて示されるシリアル方式
を記憶するフリツプ・フロツプ、２は並列データ
をアクセスすることが可能で、左右両方向にシフ
トできる４ビツトシフトレジスタ、３は入力した
命令を解読し、その命令の実行に必要な制御信号
を発生するインストラクシヨンデコーダ（以下
IDと略す）および制御部、４はアキユムレータ
（以下ACCと略す）、５は一時記憶用レジスタ、
６は７で処理された結果によつて制御されるフラ
グ群、７は数値や論理を処理する算術論理ユニツ
ト（以下ALUと略す）、８はレジスタ群、９はプ
ログラムカウンタ（以下PCと略す）、１０は内部
４ビツト双方向性バス（以下内部バスと略す）、
１１はアドレスバス、１２は４ビツトバスバツフ
アを示す。
点線で囲んだ部分が本発明のシリアル入出力装
置１３で、２３はシリアル入力端子、２４はシリ
アル出力端子、１４は双方向性バスでこのバスを
通して並列データのやりとりをする。
置１３で、２３はシリアル入力端子、２４はシリ
アル出力端子、１４は双方向性バスでこのバスを
通して並列データのやりとりをする。
次に動作を説明すると、PC９で示されるアド
レスに記憶されている命令はバス・バツフア１２
を通つて内部バス１０に入力され、IDおよび制
御部３で解読され、各種の制御信号を出力し、そ
の命令を実行する。例えばACC４の内容とレジ
スタ群８のなかの１つのレジスタの内容の和を
ACC４に入れるという命令が入力されたとす
る。レジスタ群８の中の指定されたレジスタの内
容が内部バス１０を通つて一時記憶レジスタ５に
入力される。次に制御部３はACC４と一時記憶
レジスタ５の内容をALU７に送り和を求める。
和はまた内部バス１０を通つてACC４に格納さ
れる。ここの時ALU７の演算結果により必要な
フラツグがフラツグ群６にセツトされたりリセツ
トされる。以上の一連の実行は制御部３によつて
行なわれる。次にACC４の内容をシリアル出力
する時の動作を説明する。本発明シリアル入出力
装置１３はシリアル方式、すなわちシフトレジス
タのシフトの方向を記憶装置１を利用して指定で
きるので最初に方式を指定する命令を実行して、
フリツプ・フロツプ１に記憶する。次にシリアル
出力に関する命令を入力し、ACC４の内容をシ
フトレジスタ２に転送する、シフトレジスタ２は
制御部３及びフリツプ・フロツプ１の制御にした
がつて指定された方法でシリアル出力を行なう。
シリアル入力に関してはシリアル出力と同様に方
式を指定し、シリアル入力に関する命令の入力に
よつてサンプリング状態に入る。方式にしたがつ
て組立てられた４ビツト並列データは双方向性バ
ス１４および内部バス１０を通つてACC４に転
送されシリアル入力を完了する。ここでフリツ
プ・フロツプ１を用いることによつて次のシリア
ル方式を示す命令が実行されるまで前に記憶した
シリアル方式を保存できる。一に、シリアル方式
は一度決定するとシステムの新たな要求が生じる
まで、同じ方式で行なわれるので、フリツプ・フ
ロツプ１のような記憶装置を用いれば、シリアル
入出力命令毎に、シリアル方向を指定する必要は
ない。
レスに記憶されている命令はバス・バツフア１２
を通つて内部バス１０に入力され、IDおよび制
御部３で解読され、各種の制御信号を出力し、そ
の命令を実行する。例えばACC４の内容とレジ
スタ群８のなかの１つのレジスタの内容の和を
ACC４に入れるという命令が入力されたとす
る。レジスタ群８の中の指定されたレジスタの内
容が内部バス１０を通つて一時記憶レジスタ５に
入力される。次に制御部３はACC４と一時記憶
レジスタ５の内容をALU７に送り和を求める。
和はまた内部バス１０を通つてACC４に格納さ
れる。ここの時ALU７の演算結果により必要な
フラツグがフラツグ群６にセツトされたりリセツ
トされる。以上の一連の実行は制御部３によつて
行なわれる。次にACC４の内容をシリアル出力
する時の動作を説明する。本発明シリアル入出力
装置１３はシリアル方式、すなわちシフトレジス
タのシフトの方向を記憶装置１を利用して指定で
きるので最初に方式を指定する命令を実行して、
フリツプ・フロツプ１に記憶する。次にシリアル
出力に関する命令を入力し、ACC４の内容をシ
フトレジスタ２に転送する、シフトレジスタ２は
制御部３及びフリツプ・フロツプ１の制御にした
がつて指定された方法でシリアル出力を行なう。
シリアル入力に関してはシリアル出力と同様に方
式を指定し、シリアル入力に関する命令の入力に
よつてサンプリング状態に入る。方式にしたがつ
て組立てられた４ビツト並列データは双方向性バ
ス１４および内部バス１０を通つてACC４に転
送されシリアル入力を完了する。ここでフリツ
プ・フロツプ１を用いることによつて次のシリア
ル方式を示す命令が実行されるまで前に記憶した
シリアル方式を保存できる。一に、シリアル方式
は一度決定するとシステムの新たな要求が生じる
まで、同じ方式で行なわれるので、フリツプ・フ
ロツプ１のような記憶装置を用いれば、シリアル
入出力命令毎に、シリアル方向を指定する必要は
ない。
次に本発明シリアル入出力装置を実施例をあげ
て詳細に説明する。
て詳細に説明する。
第２図は本発明の一実施例を示す論理回路図で
シフトレジスタ２の具体的構成を主としても示す
ものである。２０は並列データ入力端子で４ビツ
トで構成されていてLSBをI0，…，MSBをI3と表
わす。２１は並列データ出力端子で４ビツトで構
成されていてLSBをO0，…MSBをO3と表わす。
２０，２１は適当なバツフア（図示しない）を介
して双方向性バス１４に接続される。２２はクロ
ツク端子、２３は直列データを入力するシリアル
入力端子、２４は直列データを出力するシリアル
出力端子、２５は並列データ保持信号端子２６は
シフト開始信号端子、２７はシフト方向指定信号
端子、FF0〜FF3はデータ保持フリツプ・フロツ
プでLSBを保持するものをFF0，…，MSBを保持
するものをFF3と表わす。このシリアル入出力装
置は、右シフト，左シフト，並列データ保持およ
びシフト開始の機能を有している。これらの４つ
の機能をAND回路３８，３９および４０とOR回
路７２およびFF1を例にとり説明する。信号線
Ａ，Ｂ，Ｃの出力の状態は２５，２６，２７の信
号によつて“100”，“010”，“001”および“101”
の４通りの状態が可能である。Ａ，Ｂ，Ｃの各信
号は２５，２６，２７の各端子に入力された信号
によつて作られ、２５が“１”のとき２６，２７
がどのような値でもＡは“０”，Ｂは“１”，Ｃは
〓〓〓〓
“０”となるから“010”，２５が“０”で２６が
“０”のとき２７がどのような値でも“101”，２
５が“０”で２６が“１”で２７が“０”のとき
“001”，２７が“１”のとき“100”で表わされる
出力状態となる。“101”のときはNOR回路６３
によつてFF0〜FF3に対するクロツクが停止する
ため回路全体が静止状態に入る。AND回路３
８，３９，４０の入力端子ａ，ｂ，ｃにはそれぞ
れ信号線Ａ，Ｂ，Ｃが接続されＸにはFF0の出力
Q0，ＹにはI1、ＺにはFF2の出力Q2が接続してあ
る。この時、ABCに“100”が入力されるとAND
回路３８だけが有効となり、Q0の値が３８の出
力となる。AND回路３９，４０のｂ，ｃには
“０”が入力され、３９，４０の出力はかならず
“０”になる。したがつてOR回路７２はQ0の出
力によつて値が決定する。同様にしてABCが
“010”のそきは並列データI1の値が、“001”のと
きはFF2の出力Q2の値がFF1のデータ入力端子D1
に入力される。３８，３９，４０，７２をブラツ
クボツクスと考えた時Ｘ−ａ，Ｙ−ｂ，Ｚ−ｃの
各々を組と考えａ，ｂ，ｃをコントロール端子、
Ｘ，Ｙ，Ｚをデータ端子とするとａ，ｂ，ｃの中
でただ１つ“１”になつた組のデータが出力され
る回路と考えることができる。その他のフリツ
プ・フロツプFF0，FF2，FF3においても同様で
あることは明白である。ただしAND回路３５，
４６にはそれより下位および上位のフリツプ・フ
ロツプがないのでシリアル入力端子２３の値を入
力している。結果として、abcが“100”の時右
シフト、“010”となつた時並列データのラツチ、
“001”のとき左シフトがクロツクのタイミング行
なわれる。また“101”のときはシフト回路は停
止状態に入る。シフト方向について端子２７と関
連させると２５，２６がそれぞれ“０”，“１”の
とき、フリツプ・フロツプ１の出力を端子２７に
入力することによつてシフト方向を変えることが
できる。フリツプ・フロツプ１が“１”を記憶し
た時はシフトレジスタは右シフトとなり、“０”
を記憶した時は、左シフトとなる。以上のシフト
機構を具備したシフトレジスタを利用したシリア
ル入出力装置において、左シフトのときはLSBか
らMSBのデータ列を、右シフトのときはMSBか
らLSBのデータ列を作ることができ、入力時には
かならず端子２３に入力された直列データをFF0
にはLSB，…FF3にはMSBを保持させることので
きる機構を有することができる。
シフトレジスタ２の具体的構成を主としても示す
ものである。２０は並列データ入力端子で４ビツ
トで構成されていてLSBをI0，…，MSBをI3と表
わす。２１は並列データ出力端子で４ビツトで構
成されていてLSBをO0，…MSBをO3と表わす。
２０，２１は適当なバツフア（図示しない）を介
して双方向性バス１４に接続される。２２はクロ
ツク端子、２３は直列データを入力するシリアル
入力端子、２４は直列データを出力するシリアル
出力端子、２５は並列データ保持信号端子２６は
シフト開始信号端子、２７はシフト方向指定信号
端子、FF0〜FF3はデータ保持フリツプ・フロツ
プでLSBを保持するものをFF0，…，MSBを保持
するものをFF3と表わす。このシリアル入出力装
置は、右シフト，左シフト，並列データ保持およ
びシフト開始の機能を有している。これらの４つ
の機能をAND回路３８，３９および４０とOR回
路７２およびFF1を例にとり説明する。信号線
Ａ，Ｂ，Ｃの出力の状態は２５，２６，２７の信
号によつて“100”，“010”，“001”および“101”
の４通りの状態が可能である。Ａ，Ｂ，Ｃの各信
号は２５，２６，２７の各端子に入力された信号
によつて作られ、２５が“１”のとき２６，２７
がどのような値でもＡは“０”，Ｂは“１”，Ｃは
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“０”となるから“010”，２５が“０”で２６が
“０”のとき２７がどのような値でも“101”，２
５が“０”で２６が“１”で２７が“０”のとき
“001”，２７が“１”のとき“100”で表わされる
出力状態となる。“101”のときはNOR回路６３
によつてFF0〜FF3に対するクロツクが停止する
ため回路全体が静止状態に入る。AND回路３
８，３９，４０の入力端子ａ，ｂ，ｃにはそれぞ
れ信号線Ａ，Ｂ，Ｃが接続されＸにはFF0の出力
Q0，ＹにはI1、ＺにはFF2の出力Q2が接続してあ
る。この時、ABCに“100”が入力されるとAND
回路３８だけが有効となり、Q0の値が３８の出
力となる。AND回路３９，４０のｂ，ｃには
“０”が入力され、３９，４０の出力はかならず
“０”になる。したがつてOR回路７２はQ0の出
力によつて値が決定する。同様にしてABCが
“010”のそきは並列データI1の値が、“001”のと
きはFF2の出力Q2の値がFF1のデータ入力端子D1
に入力される。３８，３９，４０，７２をブラツ
クボツクスと考えた時Ｘ−ａ，Ｙ−ｂ，Ｚ−ｃの
各々を組と考えａ，ｂ，ｃをコントロール端子、
Ｘ，Ｙ，Ｚをデータ端子とするとａ，ｂ，ｃの中
でただ１つ“１”になつた組のデータが出力され
る回路と考えることができる。その他のフリツ
プ・フロツプFF0，FF2，FF3においても同様で
あることは明白である。ただしAND回路３５，
４６にはそれより下位および上位のフリツプ・フ
ロツプがないのでシリアル入力端子２３の値を入
力している。結果として、abcが“100”の時右
シフト、“010”となつた時並列データのラツチ、
“001”のとき左シフトがクロツクのタイミング行
なわれる。また“101”のときはシフト回路は停
止状態に入る。シフト方向について端子２７と関
連させると２５，２６がそれぞれ“０”，“１”の
とき、フリツプ・フロツプ１の出力を端子２７に
入力することによつてシフト方向を変えることが
できる。フリツプ・フロツプ１が“１”を記憶し
た時はシフトレジスタは右シフトとなり、“０”
を記憶した時は、左シフトとなる。以上のシフト
機構を具備したシフトレジスタを利用したシリア
ル入出力装置において、左シフトのときはLSBか
らMSBのデータ列を、右シフトのときはMSBか
らLSBのデータ列を作ることができ、入力時には
かならず端子２３に入力された直列データをFF0
にはLSB，…FF3にはMSBを保持させることので
きる機構を有することができる。
以上のように前記左右両方向にシフト機構を有
しているシリアル入出力装置においては、従来の
単方向だけのシフト機構を用いた物と比べ、前記
二つの方式のいずれの要求にも答えられ、さらに
フリツプ・フロツプを方向指定信号の記憶回路と
して使用することによつて、方式を変えるまで、
シリアル入出力命令毎に方向を指定する必要がな
くなる。さらにシステムの要求の変化にも柔軟性
を持つて対処することができる。４ビツトシリア
ル入出力装置の例を説明したが、同様にして、ｎ
ビツトシリアル入出力装置を構成できることは明
白である。
しているシリアル入出力装置においては、従来の
単方向だけのシフト機構を用いた物と比べ、前記
二つの方式のいずれの要求にも答えられ、さらに
フリツプ・フロツプを方向指定信号の記憶回路と
して使用することによつて、方式を変えるまで、
シリアル入出力命令毎に方向を指定する必要がな
くなる。さらにシステムの要求の変化にも柔軟性
を持つて対処することができる。４ビツトシリア
ル入出力装置の例を説明したが、同様にして、ｎ
ビツトシリアル入出力装置を構成できることは明
白である。
第１図は本発明の一実施例の４ビツトシリアル
入出力装置を含む中央処理装置のブロツク図、第
２図は本発明シリアル入出力装置の一実施例を示
す論理回路図である。図において、 １……シリアル方式を記憶するフリツプ・フロ
ツプ、２……左右両方向にシフト可能なシフトレ
ジスタ、３……インストラクシヨンデコーダおよ
び制御部、４……アキユムレータ、５……一時記
憶レジスタ、６……フラグ群、７……算術論理ユ
ニツト、８……レジスタ群、９……プログラムカ
ウンタ、１０……内部４ビツト双方向性データバ
ス、１１……アドレスバス、１２……バスバツフ
ア、２０……並列データ入力端子、２１……並列
データ出力端子、２２……クロツク端子、２３…
…シリアル入力端子、２４……シリアル出力端
子、２５……並列データ保持信号端子、２６……
シフト開始信号端子、２７……シフト方向指定信
号端子、３０〜４６……AND回路、５０……
NOT回路、６０〜６３……NOR回路、７０〜７
４……OR回路、FF0〜FF3……フリツプ・フロ
ツプを示す。 〓〓〓〓
入出力装置を含む中央処理装置のブロツク図、第
２図は本発明シリアル入出力装置の一実施例を示
す論理回路図である。図において、 １……シリアル方式を記憶するフリツプ・フロ
ツプ、２……左右両方向にシフト可能なシフトレ
ジスタ、３……インストラクシヨンデコーダおよ
び制御部、４……アキユムレータ、５……一時記
憶レジスタ、６……フラグ群、７……算術論理ユ
ニツト、８……レジスタ群、９……プログラムカ
ウンタ、１０……内部４ビツト双方向性データバ
ス、１１……アドレスバス、１２……バスバツフ
ア、２０……並列データ入力端子、２１……並列
データ出力端子、２２……クロツク端子、２３…
…シリアル入力端子、２４……シリアル出力端
子、２５……並列データ保持信号端子、２６……
シフト開始信号端子、２７……シフト方向指定信
号端子、３０〜４６……AND回路、５０……
NOT回路、６０〜６３……NOR回路、７０〜７
４……OR回路、FF0〜FF3……フリツプ・フロ
ツプを示す。 〓〓〓〓
Claims (1)
- １ 左右両方向にシフト可能なシフトレジスタ
と、前記シフトレジスタのシフト方向を記憶する
記憶回路と、前記記憶回路の出力によつて、前記
シフトレジスタのシフト方向を制御する手段と、
前記シフトレジスタへデータをシリアルに入力す
るシリアル入力端子と、前記シフトレジスタより
データをシリアルに出力端子を有し、前記記憶回
路の内容により、前記シリアル入力端子より入力
されるデータ列、あるいは前記シリアル出力端子
から出力されるデータを、所定の方式にしたがつ
て、各々、組立てて並列データに変換、あるい
は、並列データから直列データに変換することを
特徴とするシリアル入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11534378A JPS5541571A (en) | 1978-09-19 | 1978-09-19 | Serial input/output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11534378A JPS5541571A (en) | 1978-09-19 | 1978-09-19 | Serial input/output device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541571A JPS5541571A (en) | 1980-03-24 |
| JPS6111493B2 true JPS6111493B2 (ja) | 1986-04-03 |
Family
ID=14660182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11534378A Granted JPS5541571A (en) | 1978-09-19 | 1978-09-19 | Serial input/output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5541571A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219018A (ja) * | 1983-05-27 | 1984-12-10 | Fujitsu Ltd | 符号挿入回路 |
| JP5060803B2 (ja) * | 2007-03-08 | 2012-10-31 | ラピスセミコンダクタ株式会社 | 直列インタフェース回路 |
-
1978
- 1978-09-19 JP JP11534378A patent/JPS5541571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541571A (en) | 1980-03-24 |
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