JPH0323894U - - Google Patents
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- Publication number
- JPH0323894U JPH0323894U JP11378589U JP11378589U JPH0323894U JP H0323894 U JPH0323894 U JP H0323894U JP 11378589 U JP11378589 U JP 11378589U JP 11378589 U JP11378589 U JP 11378589U JP H0323894 U JPH0323894 U JP H0323894U
- Authority
- JP
- Japan
- Prior art keywords
- address
- input
- terminal
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
第１図は本考案のＩＣメモリの一実施例の接続
図、第２図は一実施例の内部回路を示すブロツク
図、第３図は本考案のＩＣメモリの一実施例のブ
ロツク図、第４図は従来例のブロツク図、第５図
は書き込み動作タイミング図、第６図は読み出し
動作タイミング図である。 １１′，２１……アドレス／データ時分割バス
、１２′，２２……アドレスラツチイネーブル信
号、１５′，２３……チツプイネーブル入力信号
、１４′，２４……書き込み要求信号、１３′，
２５……読み出し要求信号、１７，２６……アド
レスラツチ回路、１８，２７，２９，３２……ア
ドレスバス、１９，２８……メモリ装置、３０…
…バス切換回路、３１……バス切換信号。
図、第２図は一実施例の内部回路を示すブロツク
図、第３図は本考案のＩＣメモリの一実施例のブ
ロツク図、第４図は従来例のブロツク図、第５図
は書き込み動作タイミング図、第６図は読み出し
動作タイミング図である。 １１′，２１……アドレス／データ時分割バス
、１２′，２２……アドレスラツチイネーブル信
号、１５′，２３……チツプイネーブル入力信号
、１４′，２４……書き込み要求信号、１３′，
２５……読み出し要求信号、１７，２６……アド
レスラツチ回路、１８，２７，２９，３２……ア
ドレスバス、１９，２８……メモリ装置、３０…
…バス切換回路、３１……バス切換信号。
Claims (1)
- 【実用新案登録請求の範囲】 (1) アドレス入力及びデータの入出力がなされ
るアドレス／データ時分割バス端子と、前記アド
レスラツチイネーブル信号が入力されるアドレス
ラツチイネーブル入力端子と、データ書き込みま
たはデータ読み出しの少なくとも一方の機能を有
する制御信号が入力されるデータ制御端子と、ア
ドレス／データ時分割バス端子からのアドレス入
力を前記アドレスラツチイネーブル入力端子の信
号入力で保持するアドレスラツチ回路と、前記ア
ドレスラツチ回路からの出力をアドレス入力とし
前記データ制御端子の信号入力で前記アドレス／
データ時分割バス端子へデータの読み出しまたは
書き込みを行うメモリ装置とを備えたことを特徴
とするＩＣメモリ。 (2) アドレス入力及びデータの入出力がなされ
るアドレス／データ時分割バス端子と、アドレス
入力がなされるアドレス入力端子と、アドレスラ
ツチイネーブル信号が入力されるアドレスラツチ
イネーブル入力端子と、データ書き込みまたはデ
ータ読み出しの少なくとも一方の機能を有する制
御信号が入力されるデータ制御端子と、前記アド
レス／データ時分割バス端子または前記アドレス
に入力端子からのアドレス入力を前記アドレスラ
ツチイネーブル入力端子の信号入力で保持するア
ドレスラツチ回路と、前記アドレスラツチ回路か
らの出力をアドレス入力とし前記データ制御端子
の信号入力で前記アドレス／データ時分割バス端
子へデータの読み出しまたは書き込みを行うメモ
リ装置と、アドレス入力方式の選択信号が入力さ
れる機能選択端子と、前記機能選択端子からの信
号入力に基づいて前記アドレスラツチ回路へのア
ドレス入力経路を前記アドレス／データ時分割バ
ス端子と前記アドレス入力端子とのいずれかに切
り換える切換回路とを備えたことを特徴とするＩ
Ｃメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11378589U JPH0323894U (ja) | 1988-11-28 | 1989-09-28 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15460088 | 1988-11-28 | ||
| JP11378589U JPH0323894U (ja) | 1988-11-28 | 1989-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323894U true JPH0323894U (ja) | 1991-03-12 |
Family
ID=31718845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11378589U Pending JPH0323894U (ja) | 1988-11-28 | 1989-09-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323894U (ja) |
-
1989
- 1989-09-28 JP JP11378589U patent/JPH0323894U/ja active Pending
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