JPH06105444B2 - ハードウエアトレースバツフア - Google Patents
ハードウエアトレースバツフアInfo
- Publication number
- JPH06105444B2 JPH06105444B2 JP63223553A JP22355388A JPH06105444B2 JP H06105444 B2 JPH06105444 B2 JP H06105444B2 JP 63223553 A JP63223553 A JP 63223553A JP 22355388 A JP22355388 A JP 22355388A JP H06105444 B2 JPH06105444 B2 JP H06105444B2
- Authority
- JP
- Japan
- Prior art keywords
- trace
- data
- memory
- address
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 206010011469 Crying Diseases 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ端末装置のトレース機能を実現するハ
ードウエアトレースバツフアに関する。
ードウエアトレースバツフアに関する。
従来、この種のトレースバツフアはそのトレース機能を
実現する場合、CPUが各I/Oのトレースデータを読み込
み、トレースバツフアに退避するかまたはDMAを利用し
てトレースバツフアに退避するものとなつていた。
実現する場合、CPUが各I/Oのトレースデータを読み込
み、トレースバツフアに退避するかまたはDMAを利用し
てトレースバツフアに退避するものとなつていた。
上述した従来のトレースバツフアはCPUが各I/Oからトレ
ースデータをとり込み、再度トレースメモリに退避する
か、またはDMAコントロールにバスをわたす処理が必要
となるため、CPUの処理効率が下がつてしまうという欠
点がある。
ースデータをとり込み、再度トレースメモリに退避する
か、またはDMAコントロールにバスをわたす処理が必要
となるため、CPUの処理効率が下がつてしまうという欠
点がある。
この発明に係るハードウエアトレースバツフアは、トレ
ースデータが格納されるトレースメモリと、データバス
上に送出されたデータをトレースデータとしてとり込ん
でトレースメモリに記録するデータバストランシーバ
と、バスマスタが第1I/Oにアクセスしたときに自身の第
１カウント値のカウントアップを実行する第1I/Oトレー
スアドレスカウンタと、バスマスタが第2I/Oにアクセス
したときに自身の第２カウント値のカウントアップを実
行する第2I/Oトレースアドレスカウンタと、第１または
第２カウント値と前記バスマスタのI/Oセレクト信号と
を用いてトレースメモリに記録されるトレースデータの
アドレスを規定するトレースバツフアアドレスポインタ
とを設けたものである。
ースデータが格納されるトレースメモリと、データバス
上に送出されたデータをトレースデータとしてとり込ん
でトレースメモリに記録するデータバストランシーバ
と、バスマスタが第1I/Oにアクセスしたときに自身の第
１カウント値のカウントアップを実行する第1I/Oトレー
スアドレスカウンタと、バスマスタが第2I/Oにアクセス
したときに自身の第２カウント値のカウントアップを実
行する第2I/Oトレースアドレスカウンタと、第１または
第２カウント値と前記バスマスタのI/Oセレクト信号と
を用いてトレースメモリに記録されるトレースデータの
アドレスを規定するトレースバツフアアドレスポインタ
とを設けたものである。
この発明はCPUの処理効率を下げることなしにトレース
機能を実行することができる。
機能を実行することができる。
図はこの発明に係るハードウエアトレースバツフアの一
実施例を示すブロツク図である。一例として、２つの独
立の第1I/Oおよび第2I/O（共に図示せず）に対してハー
ドウエアトレースを行なう場合を示す。同図において、
１はデータバス、２はこのデータバス１に接続されたデ
ータバストランシーバ、３はI/Oセレクト信号が入力す
る端子、４はカウントリセツト信号が入力する端子、５
は第1I/Oトレースアドレスカウンタ、６は第2I/Oトレー
スアドレスカウンタ、７はI/Oトレースアドレスマルチ
プレクサ、８はトレースバツフアアドレスポインタ、９
はアドレスマルチプレクサ、10はI/Oメモリリード／ラ
イト信号が入力する端子、11はアドレスバス、12はトレ
ース/CPUリードモード切替信号が入力する端子、13はト
レースメモリリードライト信号切替回路、14はトレース
メモリである。
実施例を示すブロツク図である。一例として、２つの独
立の第1I/Oおよび第2I/O（共に図示せず）に対してハー
ドウエアトレースを行なう場合を示す。同図において、
１はデータバス、２はこのデータバス１に接続されたデ
ータバストランシーバ、３はI/Oセレクト信号が入力す
る端子、４はカウントリセツト信号が入力する端子、５
は第1I/Oトレースアドレスカウンタ、６は第2I/Oトレー
スアドレスカウンタ、７はI/Oトレースアドレスマルチ
プレクサ、８はトレースバツフアアドレスポインタ、９
はアドレスマルチプレクサ、10はI/Oメモリリード／ラ
イト信号が入力する端子、11はアドレスバス、12はトレ
ース/CPUリードモード切替信号が入力する端子、13はト
レースメモリリードライト信号切替回路、14はトレース
メモリである。
次に上記構成によるハードウエアトレースバツフアの動
作について説明する。まず、CPUが第1I/Oに対してアク
セスすると、それと同期してデータバス1,I/Oセレクト
信号およびI/Oメモリリード／ライト信号が活性化す
る。そして、図示せぬCPUのI/Oリードに同期して第1I/O
トレースアドレスカウンタ５のカウント値によりトレー
スバツフアアドレスポインタ８で示されるアドレスがア
ドレスマルチプレクサ９を介してトレースメモリ14に与
えられる。
作について説明する。まず、CPUが第1I/Oに対してアク
セスすると、それと同期してデータバス1,I/Oセレクト
信号およびI/Oメモリリード／ライト信号が活性化す
る。そして、図示せぬCPUのI/Oリードに同期して第1I/O
トレースアドレスカウンタ５のカウント値によりトレー
スバツフアアドレスポインタ８で示されるアドレスがア
ドレスマルチプレクサ９を介してトレースメモリ14に与
えられる。
一方、データについては図示せぬCPUのI/Oアクセス時の
データバス１上のデータがデータバストランシーバ２に
よりトレースメモリ14に与えられる。また、I/Oメモリ
リード／ライト信号が端子10を介してトレースメモリリ
ードライト信号切替回路13に入力すると、このトレース
メモリリードライト信号切替回路13よりトレースメモリ
14のライト信号が発生し、トレースメモリ14に入力す
る。このため、トレースメモリ14にトレースデータが退
避される。このようにして、図示せぬCPUの１つのI/Oア
クセスサイクルに同期してCPUがI/Oリードを実行すると
同時にトレースメモリにデータを退避することができ
る。そして、第1I/Oに対してアクセスが継続すると、そ
の都度、第1I/Oトレースアドレスカウンタ５がカウント
アツプを実行し、トレースメモリ14の連続するメモリ領
域にサイクリツクにデータを退避する動作を行なう。一
方、第2I/Oに対してアクセスを行なつた場合、第2I/Oト
レースアドレスカウンタ６およびI/Oセレクト信号によ
りトレースバツフアアドレスポインタ８で指定される別
のメモリ領域にトレースデータを退避する。以上の動作
によりCPUの各I/Oへのアクセスに関連するすべての動作
時のステータス，データなどをメモリ上に退避し、障害
時の故障解析などに利用するハードウエアのトレースを
実行することができる。
データバス１上のデータがデータバストランシーバ２に
よりトレースメモリ14に与えられる。また、I/Oメモリ
リード／ライト信号が端子10を介してトレースメモリリ
ードライト信号切替回路13に入力すると、このトレース
メモリリードライト信号切替回路13よりトレースメモリ
14のライト信号が発生し、トレースメモリ14に入力す
る。このため、トレースメモリ14にトレースデータが退
避される。このようにして、図示せぬCPUの１つのI/Oア
クセスサイクルに同期してCPUがI/Oリードを実行すると
同時にトレースメモリにデータを退避することができ
る。そして、第1I/Oに対してアクセスが継続すると、そ
の都度、第1I/Oトレースアドレスカウンタ５がカウント
アツプを実行し、トレースメモリ14の連続するメモリ領
域にサイクリツクにデータを退避する動作を行なう。一
方、第2I/Oに対してアクセスを行なつた場合、第2I/Oト
レースアドレスカウンタ６およびI/Oセレクト信号によ
りトレースバツフアアドレスポインタ８で指定される別
のメモリ領域にトレースデータを退避する。以上の動作
によりCPUの各I/Oへのアクセスに関連するすべての動作
時のステータス，データなどをメモリ上に退避し、障害
時の故障解析などに利用するハードウエアのトレースを
実行することができる。
なお、以上はバスマスタがCPUの場合について説明した
が、これに限定されることなく、DMAコントローラの場
合についても同様に実行することができることはもちろ
んである。
が、これに限定されることなく、DMAコントローラの場
合についても同様に実行することができることはもちろ
んである。
以上詳細に説明したように、この発明に係るハードウエ
アトレースバツフアによれば、バスマスタの動作と全く
同時に各I/Oのトレースデータをハードウエアで自動的
にトレースメモリに退避するため、CPUの処理効率を下
げることなくトレース機能を実現することができる効果
がある。
アトレースバツフアによれば、バスマスタの動作と全く
同時に各I/Oのトレースデータをハードウエアで自動的
にトレースメモリに退避するため、CPUの処理効率を下
げることなくトレース機能を実現することができる効果
がある。
図はこの発明に係るハードウエアトレースバツフアの一
実施例を示すブロツク図である。 １……データバス、２……データバストランシーバ、３
および４……端子、５……第1I/Oトレースアドレスカウ
ンタ、６……第2I/Oトレースアドレスカウンタ、７……
I/Oトレースアドレスマルチプレクサ、８……トレース
バツフアアドレスポインタ、９……アドレスマルチプレ
クサ、10……端子、11……アドレスバス、12……端子、
13……トレースメモリリードライト信号切替回路、14…
…トレースメモリ。
実施例を示すブロツク図である。 １……データバス、２……データバストランシーバ、３
および４……端子、５……第1I/Oトレースアドレスカウ
ンタ、６……第2I/Oトレースアドレスカウンタ、７……
I/Oトレースアドレスマルチプレクサ、８……トレース
バツフアアドレスポインタ、９……アドレスマルチプレ
クサ、10……端子、11……アドレスバス、12……端子、
13……トレースメモリリードライト信号切替回路、14…
…トレースメモリ。
Claims (1)
- 【請求項１】トレースデータが格納されるトレースメモ
リと、 データバス上に送出されたデータをトレースデータとし
てとり込んで前記トレースメモリに記録するデータバス
トランシーバと、 前記データバスのバスマスタが第1I/Oにアクセスしたと
きに自身の第１カウント値のカウントアップを実行する
第1I/Oトレースアドレスカウンタと、 前記バスマスタが第2I/Oにアクセスしたときに自身の第
２カウント値のカウントアップを実行する第2I/Oトレー
スアドレスカウンタと、 前記第１カウント値もしくは前記第２カウント値と前記
バスマスタのI/Oセレクト信号とを用いて前記トレース
メモリに記録されるトレースデータのアドレスを規定す
るトレースバツフアアドレスポインタと を備えたことを特徴とするハードウエアトレースバツフ
ア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223553A JPH06105444B2 (ja) | 1988-09-08 | 1988-09-08 | ハードウエアトレースバツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223553A JPH06105444B2 (ja) | 1988-09-08 | 1988-09-08 | ハードウエアトレースバツフア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272456A JPH0272456A (ja) | 1990-03-12 |
| JPH06105444B2 true JPH06105444B2 (ja) | 1994-12-21 |
Family
ID=16799962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223553A Expired - Lifetime JPH06105444B2 (ja) | 1988-09-08 | 1988-09-08 | ハードウエアトレースバツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105444B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591048A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Tracing system for program execution state |
| JPS5764853A (en) * | 1980-10-08 | 1982-04-20 | Toshiba Corp | Bus tracing device |
| JPS6273352A (ja) * | 1985-09-27 | 1987-04-04 | Mitsubishi Electric Corp | 複合バストレ−ス装置 |
-
1988
- 1988-09-08 JP JP63223553A patent/JPH06105444B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0272456A (ja) | 1990-03-12 |
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