JPH0324149B2 - - Google Patents

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JPH0324149B2
JPH0324149B2 JP55137838A JP13783880A JPH0324149B2 JP H0324149 B2 JPH0324149 B2 JP H0324149B2 JP 55137838 A JP55137838 A JP 55137838A JP 13783880 A JP13783880 A JP 13783880A JP H0324149 B2 JPH0324149 B2 JP H0324149B2
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oscillator
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secondary winding
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Furanshisu Paa Andoryuu
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Imperial Chemical Industries Ltd
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Imperial Chemical Industries Ltd
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Publication date
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Publication of JPH0324149B2 publication Critical patent/JPH0324149B2/ja
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
    • H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
    • H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
    • H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33507—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Description

【発明の詳細な説明】 この発明は相対的に低電圧バツテリ電源から高
電圧出力を作る直流−直流変換器に関する。
バツテリ駆動の直流−直流変換器は知られてお
り一般的にはバツテリによつて駆動される発振器
によつて構成される。この発振器は相対的に低電
圧発振信号をトランスの一次巻線に供給し、トラ
ンスの二次巻線には相対的に高電圧発振信号を供
給する。この高電圧信号は整流され平滑され負荷
に印加する高電圧出力を生じる。前記変換器は公
知のフライバツク原理により動作し得る。このフ
ライバツク原理により低電圧発振電流は一次巻線
において漸次増大し急激に電流が停止するので一
次巻線側の電流が停止したとき二次巻線側に高電
圧パルスを誘導する。一般的には例えば６ボルト
バツテリから数キロボルトの電圧パルスが誘導さ
れる。
前記変換器には、バツテリ電圧の変動又は負荷
によつて生じるインピーダンスの変動の場合高電
圧出力を制御する制御ループを有することが望ま
しい。この場合出力電圧を直接検出し、検出した
電圧にもとづいて発振器を制御し出力電圧を制御
することは可能であろう。しかし出力電圧は数キ
ロボルトの大きさであるため、抵抗等の素子によ
り出力電圧の一次降下の後でなければ前記検出は
行えず、バツテリ電源の消費と変換器の効率を減
少するという欠点がある。特にバツテリの充電や
交換が即行えないような遠隔地において電気装置
がバツテリによつて駆動される場合は上記のよう
な点を考慮する必要がある。
この発明の目的は上記欠点を除去し、電力消費
を抑え、変換器の効率を高めた直流−直流変換器
を提供することである。
上記目的を達成するために、この発明によれば
１次巻線Lpおよび２次巻線Lsを形成する手段を
有するステツプアツプ変圧器Ｔ１と；第１および
第２の状態間で発振する出力を生じる発振器と；
前記発振器の出力により制御され、前記第１及び
第２状態に応答しオン及びオフする第１半導体ス
イツチ手段TR１であり、前記第１半導体スイツ
チ手段TR１がオンすることにより前記変圧器の
１次巻線を流れる電流を増大させ、前記第１半導
体スイツチ手段TR１をオフすることにより、前
記１次巻線の電流を急激に変化させて２次巻線に
高電圧パルスを発生させ、前記高電圧パルスの大
きさの関数で表される大きさの低電圧パルスを１
次巻線に形成するように構成される第１半導体ス
イツチ手段TR１と；前記２次巻線と接続され、
前記２次巻線に誘導された高電圧パルスから高電
圧直流出力を生じるように構成された出力手段６
とを備えた低電圧バツテリ電源から高電圧直流出
力を発生する直流−直流変換器において、前記１
次巻線と接続され、前記１次巻線の低電圧パルス
のピーク電圧を検出するピーク電圧検出手段Ｄ
２，Ｃ３と；前記ピーク電圧検出手段と接続さ
れ、最大所望ピーク電圧を表す基準値を設定する
基準値設定手段ZD１，ZD２と；前記ピーク電圧
検出手段、前記基準値設定手段、および前記発振
器と接続され、前記ピーク電圧検出手段により検
出されたピーク電圧と前記基準値設定手段により
設定された基準値とを比較し、前記ピーク電圧が
前記基準値を超えた時、その差に比例した電圧を
前記発振器にフイードバツクするフイードバツク
手段１２と；および前記第１半導体手段と接続さ
れ、前記１次巻線の電流が所定値に到達すると、
前記第１半導体スイツチ手段をオフにする第２半
導体スイツチ手段TR３とを備えたことを特徴と
する直流−直流変換器。
この発明によれば、変換器が上述した原理によ
つて動作する場合高電圧パルスがトランスの二次
巻線に誘導されると、相対的に低電圧パルスが一
次巻線に誘導され、低電圧パルスは高電圧パルス
の大きさの関数である大きさを有する。この高電
圧パルスの大きさは変換器の出力電圧を決定する
フアクタである。この発明によれば、一次巻線の
低電圧パルスの大きさが検出され前記発振器を制
御するのに使用される。何故なら低電圧パルスの
大きさは変換器の高電圧出力の表示に使用される
がより低い電圧により行われるので抵抗のドロツ
プ電圧による電力消費の必要性を未然に防止し変
換器の効率を高める。
従つてこの構成は高電圧直流出力を制御するた
めに、その直流出力自身を検出する必要が無いと
いう利点を有している。もし直接検出されたなら
当然バツテリ損失を生じるであろう。
一次巻線を流れる電流を検出し所定の大きさに
達したときその電流をしや断する手段を具備する
ことが望ましい。
又前記出力電流を検出しその出力電流が所定の
レベルを超えた場合は発振手段のパルスの繰り返
しレートを減少しそれによつて例えば負荷短絡の
場合にはバツテリの均一化を防止する手段を具備
することが望ましい。
望ましくは前記発振手段は前記トランスの一次
巻線から分離された発振回路で構成される。前記
発振回路は前記一次巻線と直列に接続された スイツチングトランジスタを駆動するように構
成される。
以下図面を参照してこの発明の一実施例につき
詳細に説明する。
第１図において変換器は通常バスライン１，２
上の６Ｖバツテリ電源によつて駆動され端子３，
４に通常24kVの高電圧出力を生じる。
この回路は抵抗とキヤパシタのネツトワーク
R1R2C1を有したループに接続されたCMOSイン
バータIC１，IC２によつて形成される発振器を
有している。セツトアツプトランスT1は一次巻
線Lpが発振器５の制御のもとにバツテリ線１，
２からの低電圧電流パルスを受取るように接続さ
れる。後に詳述するようにトランスT1はフライ
バツク原理によつて動作され通常6kVの高電圧パ
ルスが二次巻線Lsに誘導される。前記二次巻線Ls
は24kVの出力を生じるように代表的なコツクロ
フト−ウオルトン（Cockroft−Walton）４倍圧
乗算器に接続される。
次に前記発振器の動作について詳細に説明す
る。前記発振器は必須的には自由動作する装置で
あるが、種々のフイードバツクループ（後述）に
よりその動作特性を変更して変換器の出力を制御
する。
今CMOSインバータIC１，IC２を考えると、
それらは各々正電源及び負電源＋Vssの−Vssに接
続されそれらの出力は良く知られているように電
圧レベル±Vssの間で変化する。前記インバータ
は各々、入力が抵抗キヤパシタネツトワーク
R1R2C1を介して出力に接続されているので入力
電圧が出力電圧に等しく従つてインバータのスイ
ツチングスレツシユホールドレベル（通常０ボル
ト）に入力電圧があるという条件を得る傾向があ
る。これは良く知られている。しかし偽似ノイズ
によりインバータが誤動作して発振を起こす。第
２図を参照すると波形Ａ，Ｂ及びＣはIC１の入
力、IC１の出力及びIC２の出力の発振電圧をそ
れぞれ示したものである。IC１の入力電圧が−
Vssに変化するとIC１の出力電圧は＋Vssとなり
IC２の出力電圧は−Vssとなる。今R1＞R2であ
る。従つてIC２の電圧差により抵抗R2を介して
充電電流がキヤパシタC2に流れIC２の電圧がIC
１の入力をスイツチングスレシユホールドレベル
（第２図では0Vで示される）に迄バイアスする迄
充電を続ける。この時インバータIC１は＋Vssの
入力電圧となる。その結果IC２は立下りキヤパ
シタC1のバイアス電圧は反転してインバータIC
１の通常０ボルトスイツチングスレシユホールド
レベル迄放電する。そして前記スレシユホールド
レベルに到達すると、インバータIC１は立上り
そのサイクルが繰返される。従つて発振器５はそ
の自由動作モードでは実質的にR2とC1によつて
決められた周波数で動作する。
再び第１図を参照すると、トランジスタTR1は
トランスの一次巻線Lpに直列に接続されている。
前記トランジスタは一次巻線Lpを流れるバツテ
リ電流を周期的にスイツチングするように発振器
５の出力波形（第２Ｃ図）に応答して周期的にオ
ン、オフされる。トランジスタTR1のベースには
反転段IC３とエミツタフオロワTR2を介して発
振器の出力波形が加わる。充電キヤパシタC2は
バツテリ線１，２間で一次巻線Lpと並列にスイ
ツチングされる。ダイオードD1はトランジスタ
TR1のコレクタ−エミツタ通路に並列に接続され
る。
第３図を参照すると、セツトアツプトランス
T1の動作が発振器５の１サイクルの動作に対し
て示されている時刻t1においてトランジスタTR1
のベースに印加される電圧が発振器５によつて生
じトランジスタをオンにする。次にバツテリから
の電流が一次巻線Lpを流れ始め第３Ａ図に示す
ランプ波形を生じる。このランプの傾斜（すなわ
ち電流の立上りの割合）は実質的に一次巻線Lp
のインピーダンスの値によつて決定される。この
実質的なリニア電流ランプ信号６は二次巻線Lsに
一般的には200ボルトの定電圧を誘導する。
時刻t2において、前記発振器５はトランジスタ
TR1をオフにし一次巻線に流れる電流を実質的に
瞬間的にしや断する。前記一次巻線に保持された
エネルギは公知のフライバツク原理によつて二次
巻線に転送されその結果一般に6kVの電圧パルス
８（第３Ｃ図）が二次巻線Lsに誘導される。
又この時電圧パルス９が一次巻線Lpに生じる。
この電圧の大きさはパルス８よりも非常に小さく
通常は200Vのピーク値である。前記パルス９は
二次巻綿Lsから一次巻線Lpに反射されたエネル
ギによつて生じたと考えることができる。前記パ
ルス９が生じている間、トランジスタTR1はオフ
状態となりダイオードD1は逆バイアスされ電流
は一次巻線Lpに流れない。時刻t3において、一次
巻線LpのエネルギはダイオードD1とキヤパシタ
C2を無視すれば指数関数的に減少する正弦波と
なり次の頁の半サイクルが第３Ｂ図の点線１０で
示されている。しかし時刻t3において、一次巻線
Lp間の電圧はダイオードを順方向にバイアスし
一次順のエネルギはキヤパシタC2を充電するた
めに流れる電流として表わされ第３Ａ図に示すよ
うなランプ波形１１が得られる。それゆえキヤパ
シタC2に格納された電荷は次の半サイクルの動
作の間保持されるので次のランプ波形６に貢献す
るように使用することができる。キヤパシタC2
に蓄えられたエネルギはキヤパシタC2とダイオ
ードD2を無視すると回路内で消費される。従つ
てダイオードD1とキヤパシタC2の効果はバツテ
リからのエネルギを保存する。ランプ信号１１に
よつて定義されるキヤパシタC2の充電の割合は
実質的に一定なので二次巻線Lsに一般に200ボル
トの一定の低電圧１２を誘導する。
時刻t4において、ダイオードD1は再び逆バイア
スとなり一次巻線Lpの電圧は正弦波的にバツテ
リ電圧に減少する。前記減少の周期性はトランス
の漂遊容量（ストレイキヤパシタンス）と乗算器
スタツフ６と二次巻線Lsのインダクタンスによつ
て表わされる並列インダクタンス／キヤパシタン
スの共振特性により定義される。
時刻t5において発振器５はトランジスタTR1を
再びオンにしサイクルが繰返される。
従つて発振動作の各サイクルにおいてセツトア
ツプトランスT1は二次側Lsにエネルギパルスを
誘導する。前記電圧乗算器６によつて生じた出力
電圧は周波数とこれら誘導されたエネルギパルス
の大きさにより前記乗算器６の出力を制御するた
めに第１図に示したインバータの変換器はフイー
ドバツクループを有し誘導されるエネルギパルス
の大きさと繰返しレートを制御する。
次にパルスの大きさを実質的に一定にするフイ
ードバツクループについて説明する。二次巻線Ls
に誘導されたパルスの大きさはトランジスタTR1
がオフになつた時すなわち第３Ａ図に示す電流ラ
ンプ信号６のピーク値のとき一次巻線Lpに生じ
るピーク電流の関数である。従つてこのピーク電
流値を一定に制御することにより二次側に誘導さ
れたエネルギパルスは一定に保持し得る。このた
め第１図に示したトランジスタTR3はベースがト
ランスの一次巻線Lpを通過する電流路に接続さ
れ、一次巻線電流が所定値に到達するとオンとな
るように構成されている。トランジスタTR3はオ
ンすると電流をインバータIC１の入力に印加し、
インバータIC１はトランジスタTR3を反転させ、
トランジスタTR1を第２Ａ図の１４で示すように
早めにオフにする。従つて種々のバツテリ電圧と
一次巻線の電流の立上りの割合を変える成分値の
疑似変動が補償される。例えばもしバツテリ電圧
が非常に低いために、電流ランプ信号６がトラン
ジスタTR3によつてセツトされたレベルに到達し
ないときは、発振器５は自由動作モードとなりイ
ンバータIC１は抵抗R2とキヤパシタC1の値によ
つて定義される期間の後反転する。従つてトラン
ジスタTR3を含むフイードバツクループによりバ
ツテリ電圧の範囲で二次巻線に誘導されるパルス
のピーク電圧を一定に維持する。更にバツテリ電
圧がレンジ以下に減少しても回路は動作を続行す
ることができる。
もう１つのフイードバツクループにより発振器
のパルスのくり返しレートが刷御されトランスの
二次巻線Lsに誘導されるパルスの繰り返しレート
を制御する。このフイードバツクループでは二次
巻線Lsに誘導されたパルス８のピーク電圧が監視
され発振器のパルスくり返しレートがどの位ピー
ク電圧が所定の基準値を越えたかによつてその量
だけ減少される。二次巻線Lsに誘導された増加し
たピーク電圧は誘導されたパルスが増加したエネ
ルギを有し発振器のパルスくり返しレートを低下
することにより電圧乗算器６のパルスくり返しレ
ートを制御し乗算器６の出力電圧を一定に維持す
る。
上記実施例によれば、電圧乗算器６は一連のキ
ヤパシタとダイオードにより電荷のパケツトを転
送し積分することによりきわめて高い電圧を得る
ことができる。この装置では電荷転送の割合はパ
ケツト内の電荷量に応じてフイードバツクループ
に制御されエネルギーの流れを保持し、最終出力
電圧を維持し所定の動作範囲で負荷インピーダン
スの変化に無関係に一定に保持する。
このフイードバツクループを得るように24kV
出力を直接監視することもできるが、これはコス
ト高となり又抵抗その他のエレメントによる電圧
降下により電力が消費される。CMOSインバー
タIC１，２にフイードバツクされる適切な大き
さの信号を生じるためには、通常10Vのオーダで
あり24kVの信号は明らかに適さない。この装置
では８のような高電圧パルス（第３Ｃ図）が二次
巻線Lsに誘導されたとき一次巻線Lpに相対的に
低い電圧（200ボルト）で生じる反射パルス９を
監視することによりこの問題を解決した。一次巻
線に生じた反射パルス９のピーク値は、二次巻線
の両端間の高電圧パルス８のピーク値にダイレク
トに比例する。そして、高電圧パルス８のピーク
値は負荷に依存しているので、二次巻線の出力電
圧が低いことを一次巻線に反映されるパルス９が
示しているときは、二次巻線に誘導される高電圧
パルス８の繰り返しレートを増大し、二次巻線の
出力電圧が高いことを一次巻線に反映されるパル
ス９が示しているときは、二次巻線に誘導される
高電圧パルス８の繰り返しレートを減少すること
により、負荷変動を補償することが可能である。
第１図の回路において、反射パルス９のピーク
電圧、すなわちトランジスタTR１のコレクター
エミツタ電圧は一次巻線Lpに接続されたダイオ
ードD2によつて監視されキヤパシタC3にピーク
電圧を表わす電圧を充電するように構成される。
最大所望ピーク電圧を表わす基準値は１対のツエ
ナダイオードZD1,2によつてセツトされキヤパシ
タC3の電圧がこの基準値を超えると、差に比例
した電流がライン１２を介して発振器５にフイー
ドバツクされる。このフイードバツクはキヤパシ
タC3がツエナダイオードの基準レベル以下にな
る迄放電する迄続けられる。ライン１２を流れる
電流の効果はキヤパシタC1が放電する割合を減
少することである。すなわち、このフイードバツ
クループはキヤパシタＣ３により検出されたピー
ク電圧がツエナーダイオードZD１およびZD２に
より設定された基準電圧よりも大きい場合に作用
する。この場合には、キヤパシタＣ３が十分放電
し、その結果、キヤパシタＣ３の両端間の電圧が
基準電圧よりも低くなる迄電流がライン１２を介
して流れる。ライン１２を流れる電流によりキヤ
パシタＣ１の放電レートを変え発振器５の周波数
を制御する。発振器の自由動作の割合を必須的に
定義するのはキヤパシタC1と抵抗R2である。従
つて第２Ａ図を参照すると、発振器５の自由走行
状態におけるIC１の入力電圧はキヤパシタC1が
放電するに従いライン１６に沿つて移動する。他
方ライン１２に電流があると、入力電圧は点線１
７となりトランジスタTR1がオンする連続期間の
時間が増大する。従つてライン１２の電流の効果
はパルス繰返しレートを減少しパルスがトランジ
スタの二次巻線Lsに誘導される割合を減少するこ
とである。
第３のフイードバツクループは異常に低いイン
ピーダンス負荷条件（例えば短絡）が端子３，４
間に生じたときに発振器５のパルスくり返しレー
ト減少するために設けられている。インバータの
出力において負荷（図示せず）が端子３，４に接
続され、それゆえ抵抗R3とキヤパシタC4に直列
に接続される。もし負荷が短絡あるいは異常に低
いインピーダンスであれば、直列抵抗R3の電圧
が上昇しこの電圧が検出されてパルス１５を介し
てコンパレータIC４の一方の入力にフイードバ
ツクされる。抵抗R3の値はドロツプ電圧が通常
3Vとなるように選択されている。抵抗R3からコ
ンパレータIC４への入力は抵抗R4とキヤパシタ
C5により平滑化される。
前記コンパレータの他方の入力には発振器５の
出力波形（第２Ｃ図）が加わり前記コンパレータ
は発振器出力が＋Vssの電圧の期間のみ出力を出
す。比較器IC４の出力はトランジスタTR3のベ
ースに印加されもしR3に生じた電圧が十分大き
ければトランジスタTR3はオンとなりバイアス電
流は発振器５のインバータIC１の入力に印加さ
れる。このバイアス電流はIC１の入力が正の電
圧である期間のみ印加される。TR3からのバイア
ス電流はIC１への入力電圧が零に減少する割合
で下り、それゆえ発振器のパルスくり返しレート
は減少する。
このトランジスタTR3からのバイアス電流の効
果は第２Ａ図からわかる。通常発振器の自由走行
状態ではキヤパシタC1の放電によりIC１の入力
電圧は１６のようになり他方バイアス電流の効果
はこの電圧を零に減少するのを遅らせることにあ
る。（ライン１７参照）それゆえパルスくり返し
レートを減少する。このフイードバツクループが
無いと、変換器はエネルギーをできるだけ早く負
荷に送つて負荷電圧を維持しバツテリをすぐに上
らせてしまうだろう。
従つて、フイードバツクループは端子３，４の
出力電圧をバツテリ電圧の変動及び負荷電流に無
関係に一定に維持し、負荷が短絡した場合にはバ
ツテリからの電流の流れを実質的に減少させる。
しかし出力電圧をバツテリ電圧の関数となるよ
うに回路を変更することも可能である。そのよう
な構成を第４図に示す。第４図の回路は動作にお
いて第１図のものと同様であり同一部には同符号
を付す。
第１図においてツエナダイオードZD1，ZD2は
実質的にバツテリ電圧の変化に無関係に一定の出
力電圧を維持する。しかし第４図では、ツエナダ
イオードはフイードバツク路１２の一連の抵抗
R6におきかえられている。この構成によりキヤ
パシタC3の電荷は出力電圧の関数となりその結
果、ライン１２を介してフイードバツクされた電
流は出力電圧の関数である。ライン１２のフイー
ドバツク電流は抵抗R6，R7を組合わされてトラ
ンジスタTR4のベース電位を形成しこの電位は出
力電圧に正比例する。トランジスタTR4は前記電
位とバツテリ電圧を比較しトランジスタTR5に上
述したような方法でキヤパシタC1の放電の制御
を行わせる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示す回路
図、第２図は第１図に示した発振器の波形図であ
り、第２Ａ図はインバータIC１の入力波形図、
第２Ｂ図はインバータIC１の出力波形図及び第
２Ｃ図はインバータIC２の出力波形図、第３図
は第１図に示したセツトアツプトランスの波形図
であり、第３Ａ図は一次巻線Lpに流れる電流波
形図、第３Ｂ図は一次巻線Lpの電圧波形図、第
３Ｃ図は二次巻線Lsの電圧波形図、第３Ｄ図はス
イツチングトランジスタTR1のベースエミツタ電
流の波形図、第４図はこの発明の他の実施例を示
す回路図である。 １，２……バスライン、３，４……端子、５…
…発振器、IC１，IC２，IC３……CMOSインバ
ータ、T1……セツトアツプトランス、Lp……一
次巻線、Ls……二次巻線、R1，R2……抵抗、C1，
C2，C3，C4，C5……キヤパシタ、TR1，TR2，
TR3……トランジスタ、D1，D2……ダイオード、
６……電流ランプ信号、ZD1，ZD2……ツエナダ
イオード、IC４……コンパレータ。

Claims (1)

  1. 【特許請求の範囲】 １ 一次巻線および二次巻線を形成する手段を有
    するステツプアツプ変圧器と；第１および第２の
    状態間を所定の繰り返しレートで発振する出力を
    生じる発振器と；前記発振器の出力により制御さ
    れ、前記第１および第２状態に応答してオンおよ
    びオフし、そのオンすることにより前記変圧器の
    一次巻線に流れる電流を増大させ、オフすること
    により、前記一次巻線の電流を遮断して二次巻線
    に高電圧パルスを発生させ、前記高電圧パルスの
    大きさの関数で表される大きさの低電圧パルスを
    一次巻線に形成するための第１半導体スイツチ手
    段と；前記二次巻線と接続され、前記二次巻線に
    誘導された高電圧パルスから高電圧直流出力を生
    じるように構成された出力手段とを備えた低電圧
    バツテリ電源から高電圧直流出力を発生する直流
    −直流変換器において、 前記一次巻線と接続され、前記一次巻線の低電
    圧パルスのピーク値を表す電圧を検出するピーク
    電圧検出手段と； 前記ピーク電圧検出手段と接続され、最大所望
    ピーク電圧を表す基準値を設定する基準値設定手
    段と； 前記ピーク電圧検出手段、および前記基準値設
    定手段と接続され、前記ピーク電圧検出手段によ
    り検出されたピーク値を表す電圧と前記基準値設
    定手段により設定された基準値とを比較する比較
    手段と； 前記比較手段と接続され、前記ピーク値を表す
    電圧が前記基準値を越えた時、その差に比例した
    電圧を前記発振器にフイードバツクし、前記発振
    器のパルスの繰り返しレートを制御し、前記二次
    巻線に誘導されるパルスの繰り返しレートを制御
    するフイードバツク手段と；および 前記第１半導体スイツチ手段と接続され、前記
    一次巻線の電流が所定値に到達すると、前記発振
    器の状態を変化させて、前記第１半導体スイツチ
    手段をオフにする第２半導体スイツチ手段とを備
    えたことを特徴とする直流−直流変換器。 ２ 前記第２半導体スイツチ手段は前記発振器に
    より出力された発振出力のタイミングを制御する
    ように構成されていることを特徴とする特許請求
    の範囲第１項記載の直流−直流変換器。 ３ 前記出力手段からの高電圧直流出力が所定レ
    ベルを越えている場合、前記発振器の繰り返しレ
    ートを低減する手段をさらに有することを特徴と
    する特許請求の範囲第１項および第２項記載の直
    流−直流変換器。 ４ 前記発振器は一対のCMOSインバータと、
    時定数回路とで構成されることを特徴とする特許
    請求の範囲第３項記載の直流−直流変換器。 ５ 前記一次巻線は前記第１半導体スイツチ手段
    と直列に接続され、前記発振器は前記第１半導体
    スイツチ手段を周期的に切り替えるための方形波
    出力を供給するように構成されていることを特徴
    とする特許請求の範囲第１項乃至第４項記載の直
    流−直流変換器。 ６ 前記一次巻線に生じた低電圧パルスの電気エ
    ネルギーを格納するためのキヤパシタを更に有し
    たことを特徴とする特許請求の範囲第５項記載の
    直流−直流変換器。 ７ 前記出力手段は電圧乗算器を有していること
    を特徴とする特許請求の範囲第１項乃至第６項に
    記載の直流−直流変換器。
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