JPH03241918A - 信号発生器 - Google Patents
信号発生器Info
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- JPH03241918A JPH03241918A JP2037367A JP3736790A JPH03241918A JP H03241918 A JPH03241918 A JP H03241918A JP 2037367 A JP2037367 A JP 2037367A JP 3736790 A JP3736790 A JP 3736790A JP H03241918 A JPH03241918 A JP H03241918A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体の大規模集積回路内に搭載して高精度
にクロック波形を生成する信号発生器にかかわり、特に
、メモリの制御信号発生回路、ロジックアナライザ等の
集積回路に搭載する高精度信号発生器に関する。
にクロック波形を生成する信号発生器にかかわり、特に
、メモリの制御信号発生回路、ロジックアナライザ等の
集積回路に搭載する高精度信号発生器に関する。
従来例として、メモリの動作を制御する方法を第１３図
により説明する。第１３図（ａ）は、入力クロックとメ
モリ内部で使用するクロックのタイミングチャートを示
している１図中、内部クロックは３種類あり、メモリ選
択クロックＣ８，センス回路動作クロックＳＡ、プルア
ップ動作クロックＰＵである。それぞれのクロックの形
状は、入力クロックＤＩＮの起点からの遅延ΔｔＨ（ｉ
＝３．４．５）、立ち上がりタイミングｔ、 （ｊ ＝
３１．４１゜５１）、立ち下がりタイミングｔｋ（ｋ＝
３２．４２．５２）で表わせる。メモリ動作を正常に行
うために、これらの時間値が正確である必要がある。例
えば、互いの時間余裕（ｔ４□−ｔ３１．１ｓ□−ｔ４
□など）を正確に設定しなくてはならない。しかし、外
部から供給される入力クロックとしては、クロックの種
類や波形のタイミング設定精度に制約が多い。
により説明する。第１３図（ａ）は、入力クロックとメ
モリ内部で使用するクロックのタイミングチャートを示
している１図中、内部クロックは３種類あり、メモリ選
択クロックＣ８，センス回路動作クロックＳＡ、プルア
ップ動作クロックＰＵである。それぞれのクロックの形
状は、入力クロックＤＩＮの起点からの遅延ΔｔＨ（ｉ
＝３．４．５）、立ち上がりタイミングｔ、 （ｊ ＝
３１．４１゜５１）、立ち下がりタイミングｔｋ（ｋ＝
３２．４２．５２）で表わせる。メモリ動作を正常に行
うために、これらの時間値が正確である必要がある。例
えば、互いの時間余裕（ｔ４□−ｔ３１．１ｓ□−ｔ４
□など）を正確に設定しなくてはならない。しかし、外
部から供給される入力クロックとしては、クロックの種
類や波形のタイミング設定精度に制約が多い。
そこで、′Ｈ”レベル期間ｔ工、ｒｔ Ｌ”レベル期間
ｔ２、アクセス周期Ｔ（Ｔ＝ｔよ＋ｔｚ）であるような
典型的な入力クロックＤＩＮを用意する。
ｔ２、アクセス周期Ｔ（Ｔ＝ｔよ＋ｔｚ）であるような
典型的な入力クロックＤＩＮを用意する。
この入力クロックＤＩＮを用いて内部クロックであるメ
モリ選択クロックＣ８、センス回路動作クロックＳＡ、
プルアップ動作クロックＰＵを得るために、−例として
、第１３図（ｂ）のような回路を用いる。これは、それ
ぞれ遅延時間Δｔ０の遅延回路ＤＨ（ｊ、＝１〜ｍ）の
ｍ段の直列接続と、電荷蓄積・放出による遅延Δｔｃの
容量負荷と、ｎチャネルトランジスタＱｒｌとｐチャネ
ルトランジスタＱｐのチャネル幅比を設定した。遅延時
間Δｔｋの立ち上がり・立ち下がり調整回路との直列接
続回路として構成する。そこで、任意波形を得るために
入力クロックＤＩＮをこの遅延回路に入力した出力り。
モリ選択クロックＣ８、センス回路動作クロックＳＡ、
プルアップ動作クロックＰＵを得るために、−例として
、第１３図（ｂ）のような回路を用いる。これは、それ
ぞれ遅延時間Δｔ０の遅延回路ＤＨ（ｊ、＝１〜ｍ）の
ｍ段の直列接続と、電荷蓄積・放出による遅延Δｔｃの
容量負荷と、ｎチャネルトランジスタＱｒｌとｐチャネ
ルトランジスタＱｐのチャネル幅比を設定した。遅延時
間Δｔｋの立ち上がり・立ち下がり調整回路との直列接
続回路として構成する。そこで、任意波形を得るために
入力クロックＤＩＮをこの遅延回路に入力した出力り。
Ｕ、の波形で、起点からの遅延Δｔ１は
Δ１．＝Δｔ、Ｘｍ＋Δｔｃ＋Δｔｋ
で表わせる。
また、内部クロックの１．やｔｋは、立ち上がり・立ち
下がり調整回路のトランジスタのしきい値の変化などで
微調する。これらの調整により、上記した内部クロック
ＳＡ、ＰＵ、Ｃ８の波形を得る。
下がり調整回路のトランジスタのしきい値の変化などで
微調する。これらの調整により、上記した内部クロック
ＳＡ、ＰＵ、Ｃ８の波形を得る。
上記従来技術では、遅延回路の構成が固定的であるため
、■外部入力クロックを変化させても。
、■外部入力クロックを変化させても。
立ち上がり・立ち下がりタイミングを制御できないこと
、■温度などの周囲環境条件や、しきい値ばらつきなど
の製作技術などによる変動を考慮して５過剰な動作余裕
を設けなくてはならないこと、等の問題があり、全体＠
路の高速動作制御は困難であり、汎用性にも乏しかった
。
、■温度などの周囲環境条件や、しきい値ばらつきなど
の製作技術などによる変動を考慮して５過剰な動作余裕
を設けなくてはならないこと、等の問題があり、全体＠
路の高速動作制御は困難であり、汎用性にも乏しかった
。
本発明の目的は、上記の問題点を解決すべく、過剰な動
作余裕を設けることなく、内部回路を正確かつ高速に動
作させることを可能にする信号発生器を提供することに
ある。
作余裕を設けることなく、内部回路を正確かつ高速に動
作させることを可能にする信号発生器を提供することに
ある。
上記目的を達成するため１本発明は、■外部から遅延量
を制御しうる単位遅延回路を任意個数縦列に接続したこ
と、■内部回路動作中に自動的に遅延量を制御し、遅延
量を固定できるようにしたこと、■各単位遅延回路の出
力に任意の論理回路を付加したことを主要な特徴とする
。
を制御しうる単位遅延回路を任意個数縦列に接続したこ
と、■内部回路動作中に自動的に遅延量を制御し、遅延
量を固定できるようにしたこと、■各単位遅延回路の出
力に任意の論理回路を付加したことを主要な特徴とする
。
上記構成により、帰還電位によって遅延量が調節可能な
同一性能をもつ遅延回路を縦列接続し、各遅延回路出力
の論理をとることで、外部から低速な単一の基本クロッ
クを与えるだけで、多数の高周波クロックを発生しうる
ようになる。また、基本クロックサイクルを変化させる
ことで２発生クロック全体の立ち上がり・立ち下がり時
間をも自在に設定できる。
同一性能をもつ遅延回路を縦列接続し、各遅延回路出力
の論理をとることで、外部から低速な単一の基本クロッ
クを与えるだけで、多数の高周波クロックを発生しうる
ようになる。また、基本クロックサイクルを変化させる
ことで２発生クロック全体の立ち上がり・立ち下がり時
間をも自在に設定できる。
以上の作用により、高精度・高速なりロックをＬＳＩ内
部で発生することができる。
部で発生することができる。
以下、本発明の実施例を図面を用いて説明する。
実施例↓：
第１図は本発明の第１の実施例を示す図である。
本実施例は、単相クロックを系統の入力から、同期ＲＡ
Ｍを動作させる内部クロックを発生させる構成例を示し
ている。
Ｍを動作させる内部クロックを発生させる構成例を示し
ている。
第工図において、１は単位遅延回路Ｄ（ｍ）：（ｍ＝１
〜Ｍ）で、入力信号Ｉ（ｍ）を受け、アナログ信号Ｇ（
ｍ）の入力レベルによって、出力信号０（ｍ）の出力タ
イミングを調節できる素子である。２は遅延制御回路で
、比較信号入力端１ｎｐｕｔ １ 、１ｎｐｕｔ ２の
位相ずれを検出し、この位相差ΔＴの進み・遅れを出力
電圧Ｖ、！、の上昇・低下に変換する回路である。３は
入力ｉｖの否定をＯｖに出力する否定素子、４は入力ｉ
ｒｌ、ｉｒ２の論理和をｏｒｌに出力する論理和素子、
５は入力ｉａｌ。
〜Ｍ）で、入力信号Ｉ（ｍ）を受け、アナログ信号Ｇ（
ｍ）の入力レベルによって、出力信号０（ｍ）の出力タ
イミングを調節できる素子である。２は遅延制御回路で
、比較信号入力端１ｎｐｕｔ １ 、１ｎｐｕｔ ２の
位相ずれを検出し、この位相差ΔＴの進み・遅れを出力
電圧Ｖ、！、の上昇・低下に変換する回路である。３は
入力ｉｖの否定をＯｖに出力する否定素子、４は入力ｉ
ｒｌ、ｉｒ２の論理和をｏｒｌに出力する論理和素子、
５は入力ｉａｌ。
ｉａ２の論理積をｏａｌに出力する論理積素子、６ ｉ
！入力ｉａ３、ｉａ４の論理積をｏａ２に出力する論理
積素子である。
！入力ｉａ３、ｉａ４の論理積をｏａ２に出力する論理
積素子である。
符号１の単位遅延回路Ｄ（ｍ）をｍ＝１からＭまで順に
縦列接続し、外部入力端子ＩＮ（または０（ｏ））を、
縦列接続の単位遅延回路の始点にあたるＤ（１）の入力
端チエ（１）ならびに遅延制御回路２の１ｎｐｕｔ ２
に接続し、○（ｋ）をＩ（ｋ＋１）（ｋ＝１〜Ｍ−１）
に接続し、最終段のＤ（ｍ）の出力０（Ｍ）を遅延制御
回路２の１ｎｐｕｔ １に接続する。
縦列接続し、外部入力端子ＩＮ（または０（ｏ））を、
縦列接続の単位遅延回路の始点にあたるＤ（１）の入力
端チエ（１）ならびに遅延制御回路２の１ｎｐｕｔ ２
に接続し、○（ｋ）をＩ（ｋ＋１）（ｋ＝１〜Ｍ−１）
に接続し、最終段のＤ（ｍ）の出力０（Ｍ）を遅延制御
回路２の１ｎｐｕｔ １に接続する。
また、Ｏ（ｏ ）を論理和素子４の入力ｉｒｌと否定素
子３の入力ｉｖと論理積素子５の入力ｉａｌに接続し、
０（１）を論理和素子４の入力ｉｒ２に接続し、０（５
）を論理積素子５の入力ｉａ２と論理積素子６の入力ｉ
ａ４に接続し、否定素子３の出力ｏｖを論理積素子６の
入力ｉａ３に接続する０便宜上、論理和素子４の出力ｏ
ｒｌをメモリ選択クロックＣ８、論理積素子５の出力ｏ
ａｌをセンス回路動作クロックＳＡ、論理積素子６の出
力ｏａ２をプルアップ動作クロックＰＵとする。
子３の入力ｉｖと論理積素子５の入力ｉａｌに接続し、
０（１）を論理和素子４の入力ｉｒ２に接続し、０（５
）を論理積素子５の入力ｉａ２と論理積素子６の入力ｉ
ａ４に接続し、否定素子３の出力ｏｖを論理積素子６の
入力ｉａ３に接続する０便宜上、論理和素子４の出力ｏ
ｒｌをメモリ選択クロックＣ８、論理積素子５の出力ｏ
ａｌをセンス回路動作クロックＳＡ、論理積素子６の出
力ｏａ２をプルアップ動作クロックＰＵとする。
ここで、第１図における単位遅延回路Ｄ（ｍ）の具体的
な構成例を第２図に示す１図において、Ｍｌ、Ｍ２はｎ
チャネルトランジスタであり。
な構成例を第２図に示す１図において、Ｍｌ、Ｍ２はｎ
チャネルトランジスタであり。
Ｍ３〜Ｍ５はｐチャネルトランジスタである。
Ｍｌ、Ｍ３、Ｍ５の接続で遅延制御否定素子を、Ｍ２、
Ｍ４の接続で否定素子をそれぞれ形成する。
Ｍ４の接続で否定素子をそれぞれ形成する。
これらを縦列に接続し、信号Ｉ（ｍ）を入力すると、遅
延を伴って○（ｍ）に出力する。このとき、Ｍ５のゲー
トに印加する信号Ｇ（ｍ）の電圧を変化させると、Ｍｌ
、Ｍ３、Ｍ５の否定素子出力の論理しきい値が変化し、
出力○（ｍ、）の立ち下がりタイミングがずれ、Ｄ（ｍ
）１素子当たりの遅延も制御できる。
延を伴って○（ｍ）に出力する。このとき、Ｍ５のゲー
トに印加する信号Ｇ（ｍ）の電圧を変化させると、Ｍｌ
、Ｍ３、Ｍ５の否定素子出力の論理しきい値が変化し、
出力○（ｍ、）の立ち下がりタイミングがずれ、Ｄ（ｍ
）１素子当たりの遅延も制御できる。
次に、第１図における遅延制御回路２の具体的な構成例
を第３図に示す。図において、Ｄ（ｍ）は、第１図に示
した遅延素子と同等なものであり、Ｍ段全体で基準信号
発生回路ＤＧを形成する。
を第３図に示す。図において、Ｄ（ｍ）は、第１図に示
した遅延素子と同等なものであり、Ｍ段全体で基準信号
発生回路ＤＧを形成する。
ＳＲＩ、ＳＲ２はＳ／Ｒラッチであり、Ｓ端子への信号
の立ち下がりタイミングでｌ（Ｈ”を記憶し出力し、Ｒ
端子への信号の立ち下がりタイミングで“Ｌ”を記憶し
出力する素子である。Ｍ１〜Ｍ７はｎチャネルトランジ
スタ、Ａ１−Ａ４は定電流源、Ｃ１−Ｃ５は容量、ＳＡ
は差動増幅器である。これらをシーケンサＳで制御する
。シーケンサＳはカウンタで形成され、第４図に示すよ
うに１周期Ｔの基準信号Ｔｉｎから１位相がＴずれた周
期４Ｔの４種類の信号ｅｌｋ １〜ｅｌｋ ４を発生す
る。
の立ち下がりタイミングでｌ（Ｈ”を記憶し出力し、Ｒ
端子への信号の立ち下がりタイミングで“Ｌ”を記憶し
出力する素子である。Ｍ１〜Ｍ７はｎチャネルトランジ
スタ、Ａ１−Ａ４は定電流源、Ｃ１−Ｃ５は容量、ＳＡ
は差動増幅器である。これらをシーケンサＳで制御する
。シーケンサＳはカウンタで形成され、第４図に示すよ
うに１周期Ｔの基準信号Ｔｉｎから１位相がＴずれた周
期４Ｔの４種類の信号ｅｌｋ １〜ｅｌｋ ４を発生す
る。
以下に、第３図に示した回路系の動作を簡単に説明する
。すなわち、■信号ｅｌｋ ｌによって容量Ｃ１，Ｃ２
を放電し、■信号ｃｌｋ ２によって、基準信号発生回
路ＤＧ内をｅｌｋ ２の遅延信号が伝達を開始し、同時
にＳＲＩ、ＳＲ２の出力が１（Ｌ ７＋からｒｔＨ”と
なり、容量Ｃ１、Ｃ２の充電を開始し、■信号ｅｌｋ
３によって、ＳＲ２の出力が“Ｈ”から“Ｌ”となり、
ＳＲ２による充電を停止し。
。すなわち、■信号ｅｌｋ ｌによって容量Ｃ１，Ｃ２
を放電し、■信号ｃｌｋ ２によって、基準信号発生回
路ＤＧ内をｅｌｋ ２の遅延信号が伝達を開始し、同時
にＳＲＩ、ＳＲ２の出力が１（Ｌ ７＋からｒｔＨ”と
なり、容量Ｃ１、Ｃ２の充電を開始し、■信号ｅｌｋ
３によって、ＳＲ２の出力が“Ｈ”から“Ｌ”となり、
ＳＲ２による充電を停止し。
■基準信号発生回路ＤＧの出力によって、ＳＲＩの出力
がｒｔＨ”からｊｌＬ”になり、ＳＲＩによる充電を停
止し、■容量Ｃ１，Ｃ２の充電量に比例した電圧差を差
動増幅器ＳＡで増幅し、■差動増幅器ＳＡの出力レベル
により、ｎチャネルトランジスタＭ６、Ｍ７の抵抗値が
設定され、■信号ｅｌｋ ４でｎチャネルトランジスタ
Ｍ３を介して容量Ｃ３の充電または放電を行い、制御電
圧■５を発生する。上記■〜■を常時繰り返すことによ
り制御電圧Ｖ９を制御する。
がｒｔＨ”からｊｌＬ”になり、ＳＲＩによる充電を停
止し、■容量Ｃ１，Ｃ２の充電量に比例した電圧差を差
動増幅器ＳＡで増幅し、■差動増幅器ＳＡの出力レベル
により、ｎチャネルトランジスタＭ６、Ｍ７の抵抗値が
設定され、■信号ｅｌｋ ４でｎチャネルトランジスタ
Ｍ３を介して容量Ｃ３の充電または放電を行い、制御電
圧■５を発生する。上記■〜■を常時繰り返すことによ
り制御電圧Ｖ９を制御する。
第１図における動作波形例を第５図に示す。ここで、基
本動作は以下の通りである。すなわち、■ＩＮ（０（ｏ
））は１周期Ｔの基本クロックである。このクロックが
単位遅延回路ｌを１段通過するごとに、０（１）、ｏ（
２）のようにΔＴずつ遅延して伝播する。
本動作は以下の通りである。すなわち、■ＩＮ（０（ｏ
））は１周期Ｔの基本クロックである。このクロックが
単位遅延回路ｌを１段通過するごとに、０（１）、ｏ（
２）のようにΔＴずつ遅延して伝播する。
■第１図中の遅延制御回路２の１ｎｐｕｔ １に入力す
る最終Ｍ段目の出力０（Ｍ）と１ｎｐｕｔ ２に入力す
るＩＮとの位相差ΔＴ○の大きさにより、制御電圧ｖ、
Ｊの加減と絶対量を調節して、単位遅延回路Ｄ（ｍ）：
（ｍ＝１〜Ｍ）に帰還する。
る最終Ｍ段目の出力０（Ｍ）と１ｎｐｕｔ ２に入力す
るＩＮとの位相差ΔＴ○の大きさにより、制御電圧ｖ、
Ｊの加減と絶対量を調節して、単位遅延回路Ｄ（ｍ）：
（ｍ＝１〜Ｍ）に帰還する。
上記のと■とを繰り返して、ΔＴｏを限りなくＯに近づ
ける。このとき、ΔＴの値は、任意のｍ段目出力とｍ＋
１段目との出力差として ΔＴ＝Ｔ／Ｍ ・・・・・・（１）で表
わさせる。
ける。このとき、ΔＴの値は、任意のｍ段目出力とｍ＋
１段目との出力差として ΔＴ＝Ｔ／Ｍ ・・・・・・（１）で表
わさせる。
そこで、第工図の回路によって生成した波形は。
第５図のＣ５，ＳＡ、ＰＵの波形のようになる。
メモリ側のクロックマージンとしては、１０． １１、
Ｌ２、ｔ、といった値を保証しなくてはならないが、第
１図に示す本実施例の回路を用いることによって、１．
は５×ΔＴ、 ｔ、はＴ／２−６ＸΔＴ、ｔ２はΔＴ、
ｔ、はＯと規定でき、環境やトランジスタ性能、経
年変化によらず一定に保ことかできる。
Ｌ２、ｔ、といった値を保証しなくてはならないが、第
１図に示す本実施例の回路を用いることによって、１．
は５×ΔＴ、 ｔ、はＴ／２−６ＸΔＴ、ｔ２はΔＴ、
ｔ、はＯと規定でき、環境やトランジスタ性能、経
年変化によらず一定に保ことかできる。
実施例２：
第６図は本発明の第２の実施例を示す図である。
本実施例は、第１の実施例に示した遅延回路と遅延制御
回路とを用いて、非同期メモリのクロックを発生させる
構成例を示している。
回路とを用いて、非同期メモリのクロックを発生させる
構成例を示している。
実施例上において説明した通り、単位遅延回路１、Ｄ
（ｍ） ： （ｍ ＝ ｌ 〜Ｍ）、遅延制御回路２．
信号ＩＮによって、Ｄ（ｍ）−段当たりの遅延量ΔＴが
Ｔ／Ｍになるような出力電圧Ｖ、が発生する。一方、Ｄ
（ｍ）と同等の素子である単位遅延回路７、Ｄ’（ｎ）
： （ｎ ＝ １〜Ｎ）を縦列接続し、Ｄ’（ｎ）の
Ｇ’（ｎ）にＶｇを印加する。Ｄ’（ｎ）の出力をそれ
ぞれＯ（ｎ ）とし、任意の論理回路を接続する。本実
施例では、−例として、実施例１と同様に、否定素子３
、論理和素子４．論理積素子５および６を接続する。
（ｍ） ： （ｍ ＝ ｌ 〜Ｍ）、遅延制御回路２．
信号ＩＮによって、Ｄ（ｍ）−段当たりの遅延量ΔＴが
Ｔ／Ｍになるような出力電圧Ｖ、が発生する。一方、Ｄ
（ｍ）と同等の素子である単位遅延回路７、Ｄ’（ｎ）
： （ｎ ＝ １〜Ｎ）を縦列接続し、Ｄ’（ｎ）の
Ｇ’（ｎ）にＶｇを印加する。Ｄ’（ｎ）の出力をそれ
ぞれＯ（ｎ ）とし、任意の論理回路を接続する。本実
施例では、−例として、実施例１と同様に、否定素子３
、論理和素子４．論理積素子５および６を接続する。
この回路の動作波形例を第７図に示す。ここで、ＩＮは
周期Ｔの同期信号、ＣＬＫはＩＮの周期と任意の値ΔＴ
１だけずれた単発信号である。第６図におけるＤ’（ｎ
）の出力０（ｎ ）は、Ｄ’（ｎ −工）の出力０（ｎ
−１）に対しΔＴだけ遅延し、信号ＣＬＫに対してΔＴ
Ｘｎだけ遅延した信号となる。従って、ＣＳ、ＳＡ、Ｐ
Ｕは、任意に入力する単発信号ＣＬＫに対してエサイク
ル分の動作を行う。これらの信号は、非同期メモリの制
御クロックに理想的である。
周期Ｔの同期信号、ＣＬＫはＩＮの周期と任意の値ΔＴ
１だけずれた単発信号である。第６図におけるＤ’（ｎ
）の出力０（ｎ ）は、Ｄ’（ｎ −工）の出力０（ｎ
−１）に対しΔＴだけ遅延し、信号ＣＬＫに対してΔＴ
Ｘｎだけ遅延した信号となる。従って、ＣＳ、ＳＡ、Ｐ
Ｕは、任意に入力する単発信号ＣＬＫに対してエサイク
ル分の動作を行う。これらの信号は、非同期メモリの制
御クロックに理想的である。
実施例３：
第８図は本発明の第３の実施例を示す図である。
本実施例は、第１の実施例に示した遅延回路と遅延制御
回路とを用いて、ワードジェネレータとして動作させる
構成例を示している。
回路とを用いて、ワードジェネレータとして動作させる
構成例を示している。
実施例１および実施例２と同様に、単位遅延回路１、Ｄ
（ｍ）： （ｍ＝ｌ 〜Ｍ）、遅延制御回路２、信号Ｉ
Ｎによって、Ｄ（ｍ）−段当たりの遅延量ΔＴｆＪ＜Ｔ
／Ｍになるような出力電圧Ｖ８が発生する。以下に説明
では、便宜上、Ｍ＝８とするが、これは任意の個数でよ
い。８はｌピット分のデータを蓄える記憶素子、Ｍ（ｍ
）：（ｍ＝１〜８）であり、ＲＯＭ、ＲＡＭ、レジスタ
などで構成される。Ｍ （ｍ ）内の記憶データは、Ｄ
（ｍ）の出力０（ｍ）により、Ｏ’（ｍ）： （ｍ ＝
ｉ 〜８）に出力する。従って、Ｍ （ｍ ）からなる
回路Ｍは、一般の記憶回路でよい。符号９で示すＤ’
（ｍ ） ： （ｍ ＝１〜８〉は、Ｄ（ｍ）と同等の
遅延制御性をもち、出力が反転する遅延素子である。Ｄ
’（ｍ）の遅延量制御端子Ｇ’ （ｍ ）には、Ｄ（ｍ
）に印加するものと等しいＶｇを印加し、遅延量ΔＴの
同時制御と信号の同期を行う。符号ｌＯで示すＡ （ｍ
）は、２入力値の論理積を出力する論理積素子である
。
（ｍ）： （ｍ＝ｌ 〜Ｍ）、遅延制御回路２、信号Ｉ
Ｎによって、Ｄ（ｍ）−段当たりの遅延量ΔＴｆＪ＜Ｔ
／Ｍになるような出力電圧Ｖ８が発生する。以下に説明
では、便宜上、Ｍ＝８とするが、これは任意の個数でよ
い。８はｌピット分のデータを蓄える記憶素子、Ｍ（ｍ
）：（ｍ＝１〜８）であり、ＲＯＭ、ＲＡＭ、レジスタ
などで構成される。Ｍ （ｍ ）内の記憶データは、Ｄ
（ｍ）の出力０（ｍ）により、Ｏ’（ｍ）： （ｍ ＝
ｉ 〜８）に出力する。従って、Ｍ （ｍ ）からなる
回路Ｍは、一般の記憶回路でよい。符号９で示すＤ’
（ｍ ） ： （ｍ ＝１〜８〉は、Ｄ（ｍ）と同等の
遅延制御性をもち、出力が反転する遅延素子である。Ｄ
’（ｍ）の遅延量制御端子Ｇ’ （ｍ ）には、Ｄ（ｍ
）に印加するものと等しいＶｇを印加し、遅延量ΔＴの
同時制御と信号の同期を行う。符号ｌＯで示すＡ （ｍ
）は、２入力値の論理積を出力する論理積素子である
。
符号１１で示すＲ１は、Ａ（ｍ）からの出力信号０’（
ｍ）を入力とする論理和素子である。
ｍ）を入力とする論理和素子である。
これらの回路の動作を以下に説明する。Ｄ（ｍ）の出力
０ （ｍ ）によって、Ｍ（ｍ）に記憶していたデータ
が０ ’ （ｍ ）に出力する。○′（ｍ）はＤ’（ｍ
）の入力端子とＡ（ｍ）の入方端チエに、またＤ’（ｍ
）の出力がＡ（ｍ）の入力端子２にそれぞれ接続するに
のとき、Ｏ’（ｍ）に記憶値１／ Ｈ１１が出力すると
、Ｄ’（ｍ）の遅延時間ΔＴの間だけ。
０ （ｍ ）によって、Ｍ（ｍ）に記憶していたデータ
が０ ’ （ｍ ）に出力する。○′（ｍ）はＤ’（ｍ
）の入力端子とＡ（ｍ）の入方端チエに、またＤ’（ｍ
）の出力がＡ（ｍ）の入力端子２にそれぞれ接続するに
のとき、Ｏ’（ｍ）に記憶値１／ Ｈ１１が出力すると
、Ｄ’（ｍ）の遅延時間ΔＴの間だけ。
○′（ｍ）にｕ Ｈｒｅが出方する。これに対し、０
’ （ｍ ）の記憶値が“Ｌ”の場合は、Ｏ’（ｍ）は
ｔ（Ｌ“に固定する。Ｒ１はＡ（ｍ）の出力の論理和を
とってＣＬＫＯＵＴに出力する。
’ （ｍ ）の記憶値が“Ｌ”の場合は、Ｏ’（ｍ）は
ｔ（Ｌ“に固定する。Ｒ１はＡ（ｍ）の出力の論理和を
とってＣＬＫＯＵＴに出力する。
第９図に第８図の回路の動作波形例を示す１周期Ｔの同
期クロックＩＮによって、Ｍ（ｍ）の記憶データが、Δ
Ｔの時間幅でＯ’（ｍ）に出力する。○＃（ｍ）の出力
は、Ｄ（ｍ）の信号の伝達順番、すなわち時系列的にＲ
１に伝えられるので、ＣＬＫＯＵＴには記憶情報に従っ
た波形が現れる。
期クロックＩＮによって、Ｍ（ｍ）の記憶データが、Δ
Ｔの時間幅でＯ’（ｍ）に出力する。○＃（ｍ）の出力
は、Ｄ（ｍ）の信号の伝達順番、すなわち時系列的にＲ
１に伝えられるので、ＣＬＫＯＵＴには記憶情報に従っ
た波形が現れる。
このようにして、オンチップ可能なワードジェネレータ
が構成できる。
が構成できる。
実施例４：
第１０図は５前記実施例３と同等の機能を別回路で構成
した本発明の第４の実施例を示す図である。
した本発明の第４の実施例を示す図である。
図において、Ｄ（ｍ）：（ｍ＝１〜８）で、入力信号Ｉ
（ｍ）を受け、アナログ信号Ｇ （ｍ ）とＧ’（ｍ）
：（ｍ＝１〜８）の入力レベルによって、各々出力信号
０（ｍ）の立ち下がりと立ち上がりタイミングを調節で
きる素子である。１２は立ち上がり遅延制御回路であり
、遅延制御回路２と同等の入力端子１ｎｐｕｔ １ ’
、 １ｎｐｕｔ ２ ’ をもち、立ち上がりタイミ
ングの差を検出し、出力電圧ｖ、′の上昇・低下に変換
する回路である。遅延制御回路２．記憶素子８および論
理和素子１１は実施例３と同一回路である。
（ｍ）を受け、アナログ信号Ｇ （ｍ ）とＧ’（ｍ）
：（ｍ＝１〜８）の入力レベルによって、各々出力信号
０（ｍ）の立ち下がりと立ち上がりタイミングを調節で
きる素子である。１２は立ち上がり遅延制御回路であり
、遅延制御回路２と同等の入力端子１ｎｐｕｔ １ ’
、 １ｎｐｕｔ ２ ’ をもち、立ち上がりタイミ
ングの差を検出し、出力電圧ｖ、′の上昇・低下に変換
する回路である。遅延制御回路２．記憶素子８および論
理和素子１１は実施例３と同一回路である。
第１０図における。Ｄ（ｍ）の具体的な構成例を第１１
図に示す、Ｍｌ、Ｍ２．Ｍ６はｎチャネルトランジスタ
、Ｍ３〜Ｍ５はｐチャネルトランジスタである。Ｍｌ、
Ｍ３．Ｍ５．Ｍ６の接続で遅延制御否定素子、Ｍ２．Ｍ
４の接続で否定素子を形成する。これらを縦列に接続し
、信号Ｉ（ｍ）を入力すると、遅延を伴ってＯ（ｍ）に
出力する。
図に示す、Ｍｌ、Ｍ２．Ｍ６はｎチャネルトランジスタ
、Ｍ３〜Ｍ５はｐチャネルトランジスタである。Ｍｌ、
Ｍ３．Ｍ５．Ｍ６の接続で遅延制御否定素子、Ｍ２．Ｍ
４の接続で否定素子を形成する。これらを縦列に接続し
、信号Ｉ（ｍ）を入力すると、遅延を伴ってＯ（ｍ）に
出力する。
このとき、Ｍ５のゲートに印加する信号Ｇ（ｍ）の電圧
を変化させると、Ｍｌ、Ｍ３、Ｍ５．Ｍ６の否定素子出
力の論理しきい値が変化し、出力○（ｍ）の立ち上がり
タイミングがずれ、Ｄ（ｍ）１素子当たりの立ち下がり
遅延が制御できる。また、Ｍ６のゲートに印加する信号
Ｇ’（ｍ）の電圧を変化させると、’Ｍ１．Ｍ３．Ｍ５
− Ｍ６の否定素子出力の論理しきい値が変化し、出力
０（ｍ）の立ち下がりタイミングがずれ、Ｄ（ｍ）１素
子当たりの立ち上がり遅延が制御できる。
を変化させると、Ｍｌ、Ｍ３、Ｍ５．Ｍ６の否定素子出
力の論理しきい値が変化し、出力○（ｍ）の立ち上がり
タイミングがずれ、Ｄ（ｍ）１素子当たりの立ち下がり
遅延が制御できる。また、Ｍ６のゲートに印加する信号
Ｇ’（ｍ）の電圧を変化させると、’Ｍ１．Ｍ３．Ｍ５
− Ｍ６の否定素子出力の論理しきい値が変化し、出力
０（ｍ）の立ち下がりタイミングがずれ、Ｄ（ｍ）１素
子当たりの立ち上がり遅延が制御できる。
第１０図における立ち上がり遅延制御回路１２の具体的
な構成例を第１２図に示す。これが遅延制御回路２と相
違する点は、 １ｎｐｕｔ↓’ 、 １ｎｐｕｔ２’の
入力回路であるＳＲＩとＳＲ２の入力極性である。
な構成例を第１２図に示す。これが遅延制御回路２と相
違する点は、 １ｎｐｕｔ↓’ 、 １ｎｐｕｔ２’の
入力回路であるＳＲＩとＳＲ２の入力極性である。
すなわち、遅延制御回路２のＳＲＩとＳＲ２は。
ＤＧの出力、ｅｌｋ２、ｅｌｋ ３の立ち下がりタイミ
ングで、Ｄ（ｍ）の立ち下がり遅延時間を制御するが、
立ち上がり遅延制御回路１２では、ＤＧの出力。
ングで、Ｄ（ｍ）の立ち下がり遅延時間を制御するが、
立ち上がり遅延制御回路１２では、ＤＧの出力。
ｅｌｋ ２、ｅｌｋ ３の立ち上がりタイミングで、Ｄ
（ｍ）の立ち上がり遅延時間を制御する。
（ｍ）の立ち上がり遅延時間を制御する。
本実施例では、Ｄ（ｍ）の出力０（ｍ）の立ち上がり・
立ち下がりタイミングを遅延制御回路２およびＩ２で制
御する結果、実施例３で用いた立ち下がりタイミングを
、！ｌｌ１１するＤ ’ （ｍ ） 、 Ａ （ｍ ）
の素子が不用になる。
立ち下がりタイミングを遅延制御回路２およびＩ２で制
御する結果、実施例３で用いた立ち下がりタイミングを
、！ｌｌ１１するＤ ’ （ｍ ） 、 Ａ （ｍ ）
の素子が不用になる。
本発明によれば、ＬＳＩチップ上に自己制御可能な制御
回路と、従来の論理素子とを組み合わせて、単純な外部
信号を与えるのみで正確な内部信号を発生できる。これ
により （ｉ）基板温度や経年変化の影響を被制御素子と同様に
受けるので、長期にわたって安定に制御できる。
回路と、従来の論理素子とを組み合わせて、単純な外部
信号を与えるのみで正確な内部信号を発生できる。これ
により （ｉ）基板温度や経年変化の影響を被制御素子と同様に
受けるので、長期にわたって安定に制御できる。
（ｎ）外部から信号を与えるのに比べ、負荷やバッファ
による波形の変形を生じないので。
による波形の変形を生じないので。
特別な使用条件を必要としない。
（ｉｉｉ）素子性能の限界まで高速な信号を供給しうる
。
。
等の利点がある。
本発明の信号発生器は、並列処理プロセッサ、キャッシ
ュ・メモリ等の高速メモリなど高速ＬＳ■の制御信号発
生回路に使用すると効果が大きい。
ュ・メモリ等の高速メモリなど高速ＬＳ■の制御信号発
生回路に使用すると効果が大きい。
第１図は本発明の第１の実施例の回路図、第２図および
第３図は該実施例を実現する回路の一例を示す図、第４
図はその制御波形図、第５図は該実施例での動作波形図
である。第６図は本発明の第２の実施例の回路図、第７
図は該実施例での動作波形図である。第８図は本発明の
第３の実施例の回路図、第９図は該実施例での動作波形
図である。第１Ｏ図は本発明の第４の実施例の回路図、
第１１図および第１２図は該第４の実施例を実現する回
路の一例を示す図である。第１３図は従来例の説明図で
ある。 符号の説明 １・・・単位遅延回路 ２・・・遅延制御回路３・
・・否定素子 ４・・・論理和素子５．６・・
・論理積素子 ７・・・単位遅延回路８・・・記憶素
子 ９゛°遅延素子１０・・・論理積素子
１１・・・論理和素子１２・・・立ち上がり遅延制
御回路 ｔ５１ｔ５２ （０） 第１３ 図
第３図は該実施例を実現する回路の一例を示す図、第４
図はその制御波形図、第５図は該実施例での動作波形図
である。第６図は本発明の第２の実施例の回路図、第７
図は該実施例での動作波形図である。第８図は本発明の
第３の実施例の回路図、第９図は該実施例での動作波形
図である。第１Ｏ図は本発明の第４の実施例の回路図、
第１１図および第１２図は該第４の実施例を実現する回
路の一例を示す図である。第１３図は従来例の説明図で
ある。 符号の説明 １・・・単位遅延回路 ２・・・遅延制御回路３・
・・否定素子 ４・・・論理和素子５．６・・
・論理積素子 ７・・・単位遅延回路８・・・記憶素
子 ９゛°遅延素子１０・・・論理積素子
１１・・・論理和素子１２・・・立ち上がり遅延制
御回路 ｔ５１ｔ５２ （０） 第１３ 図
Claims (1)
- １、外部からの制御信号により遅延量を制御しうる遅延
素子と、均一な特性をもつ該遅延素子をｎ段縦列接続し
た各段から出力を取り出せるクロック転送器と、周期Ｔ
の任意外部入力クロックと該外部入力クロックを入力と
して前記クロック転送器を経過したクロック出力とを比
較し、該クロック転送器全体の遅延量が１周期となる制
御信号を発生して前記遅延素子ｎ段各々に供給しうる制
御回路と、該遅延素子のｎ個のクロック出力のうち任意
の複数個のクロック出力を用いＴ／ｎの時間精度で立ち
上がり・立ち下がりタイミングが規定される任意クロッ
クを発生する回路とを有することを特徴とする信号発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037367A JPH03241918A (ja) | 1990-02-20 | 1990-02-20 | 信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037367A JPH03241918A (ja) | 1990-02-20 | 1990-02-20 | 信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03241918A true JPH03241918A (ja) | 1991-10-29 |
Family
ID=12495556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037367A Pending JPH03241918A (ja) | 1990-02-20 | 1990-02-20 | 信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03241918A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09292930A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 信号伝達用タイミング調整装置 |
| US7119595B2 (en) | 1994-09-29 | 2006-10-10 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963822A (ja) * | 1982-08-30 | 1984-04-11 | ゼロツクス・コ−ポレ−シヨン | 自己校正型クロック及びタイミング信号発生器 |
| JPS62272619A (ja) * | 1986-05-21 | 1987-11-26 | Hitachi Ltd | 遅延回路 |
-
1990
- 1990-02-20 JP JP2037367A patent/JPH03241918A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963822A (ja) * | 1982-08-30 | 1984-04-11 | ゼロツクス・コ−ポレ−シヨン | 自己校正型クロック及びタイミング信号発生器 |
| JPS62272619A (ja) * | 1986-05-21 | 1987-11-26 | Hitachi Ltd | 遅延回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119595B2 (en) | 1994-09-29 | 2006-10-10 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US7368967B2 (en) | 1994-09-29 | 2008-05-06 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US7633326B2 (en) | 1994-09-29 | 2009-12-15 | Fujitsu Microelectronics Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| JPH09292930A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 信号伝達用タイミング調整装置 |
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