JPH03241975A - 圧縮符号伸長装置 - Google Patents
圧縮符号伸長装置Info
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- JPH03241975A JPH03241975A JP3892590A JP3892590A JPH03241975A JP H03241975 A JPH03241975 A JP H03241975A JP 3892590 A JP3892590 A JP 3892590A JP 3892590 A JP3892590 A JP 3892590A JP H03241975 A JPH03241975 A JP H03241975A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絵や図形を白黒の点（以下、ドツトと称す）の
集合で表現するイメージ処理装置の圧縮符号伸長装置に
関し、特にドツトの集りのイメージデータのデータ圧縮
の一方式として連続する同一情報をある符号に置着かえ
るランレングス圧縮符号についての圧縮符号伸長装置に
関する。
集合で表現するイメージ処理装置の圧縮符号伸長装置に
関し、特にドツトの集りのイメージデータのデータ圧縮
の一方式として連続する同一情報をある符号に置着かえ
るランレングス圧縮符号についての圧縮符号伸長装置に
関する。
従来、ランレングス符号化方式の代表的な回路としては
、ＭＨ（Ｍｏｄｅｆｉｅｄ Ｈｕｆｆｍａｎ）符号やさ
らに拡張したＭＲ，ＭＭＲ符号等が使用され、これらの
複合化にあたっては順次シフトレジスタ等をもちいた回
路により伸長している。
、ＭＨ（Ｍｏｄｅｆｉｅｄ Ｈｕｆｆｍａｎ）符号やさ
らに拡張したＭＲ，ＭＭＲ符号等が使用され、これらの
複合化にあたっては順次シフトレジスタ等をもちいた回
路により伸長している。
上述した従来の順次シフトレジスタを用いた複合化回路
では、１ドツトがシフトレジスタのｌクロツクに対応し
て処理されるので、シフトレジスタ回路の高速動作に限
界があり、したがって高速符号化動作に限界があるとい
う欠点がある。
では、１ドツトがシフトレジスタのｌクロツクに対応し
て処理されるので、シフトレジスタ回路の高速動作に限
界があり、したがって高速符号化動作に限界があるとい
う欠点がある。
本発明の目的は、かかる符号化動作を高速化することの
できる圧縮符号伸長装置を提供することにある。
できる圧縮符号伸長装置を提供することにある。
本発明の圧縮符号伸長装置は、Ｎビ、トの情報を格納可
能な第一のレジスタと、前記レジスタの出力が入力とな
るＮビットの第二のレジスタと、前記第一および第二の
レジスタの出力がそれぞれアドレスとして入力される二
つの読出し専用メモリと、前記二つの読出し専用メモリ
の出力信号を入力として加算演算を実行する加算器とで
構成されるＥＯＬ符号識別回路を備えて構成される。
能な第一のレジスタと、前記レジスタの出力が入力とな
るＮビットの第二のレジスタと、前記第一および第二の
レジスタの出力がそれぞれアドレスとして入力される二
つの読出し専用メモリと、前記二つの読出し専用メモリ
の出力信号を入力として加算演算を実行する加算器とで
構成されるＥＯＬ符号識別回路を備えて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す圧縮符号伸長装置のＥ
ＯＬ符号（連続する“０″の数が１１個以上の符号）識
別回路のブロック図である。
ＯＬ符号（連続する“０″の数が１１個以上の符号）識
別回路のブロック図である。
第１図に示すように、本実施例における圧縮符号化デー
タの複合化回路としてのＥＯＬ符号識別回路６は、１６
ビツトの情報が格納可能で各々のビットがシフトレジス
タを構成する２組のレジスタ１および２と、各々のレジ
スタ１．２の出力がアドレスとして入力される読出し専
用メモリ （ＲＯＭ）３および４と、これら読出し専用
メモリ３及び４の出力を加算可能とする加算器５とで構
成されている。この加算器５の出力により圧縮符号化デ
ータの区切り符号ＥＯＬ（Ｅｎｄ ｏｆ Ｌｉｎｅ）が
識別される。
タの複合化回路としてのＥＯＬ符号識別回路６は、１６
ビツトの情報が格納可能で各々のビットがシフトレジス
タを構成する２組のレジスタ１および２と、各々のレジ
スタ１．２の出力がアドレスとして入力される読出し専
用メモリ （ＲＯＭ）３および４と、これら読出し専用
メモリ３及び４の出力を加算可能とする加算器５とで構
成されている。この加算器５の出力により圧縮符号化デ
ータの区切り符号ＥＯＬ（Ｅｎｄ ｏｆ Ｌｉｎｅ）が
識別される。
すなわち、ＥＯＬ符合識別回路６のレジスタ１は圧縮符
号データを信号線ａを介してＩ６ビツトずつセットし、
その出力はレジスタ２に入力されると同時にＲＯＭ３の
アドレスとして入力される。
号データを信号線ａを介してＩ６ビツトずつセットし、
その出力はレジスタ２に入力されると同時にＲＯＭ３の
アドレスとして入力される。
また、レジスタ２の出力はＲＯＭ４のアドレスとして入
力される。これらのＲＯＭ３およびＲＯＭ４の出力は加
算器５のＡ入力およびＢ入力にそれぞれ入力される。さ
らに、ＲＯＭ３とＲＯＭ４および加算器５の出力信号ｃ
、ｄ、ｅはＥＯＬ検出信号であり、本実施例ではマイク
ロプロセッサ６がこれらの信号を認識出来るようにして
いる。
力される。これらのＲＯＭ３およびＲＯＭ４の出力は加
算器５のＡ入力およびＢ入力にそれぞれ入力される。さ
らに、ＲＯＭ３とＲＯＭ４および加算器５の出力信号ｃ
、ｄ、ｅはＥＯＬ検出信号であり、本実施例ではマイク
ロプロセッサ６がこれらの信号を認識出来るようにして
いる。
次に、上述した本実施例のＥＯＬ符合識別回路の動作を
説明する。
説明する。
第２図（ａ） 、 （ｂ）はそれぞれ第１図のＥＯＬ符
合識別回路に入力される圧縮符号化データの二つの例を
示すデータ構成図である。
合識別回路に入力される圧縮符号化データの二つの例を
示すデータ構成図である。
第２図（ａ）に示すように、かかるデータ構成はＥＯＬ
符合がｌワード１６ビツトの中に全て含まれている場合
を示す。このようなデータの場合、第Ｎワードがレジス
タ１に入力されると、ＲＯＭ３の出力信号Ｃが“１″と
なり、マイクロプロセッサ７に対してＥＯＬ符合を検出
したことを通知する。
符合がｌワード１６ビツトの中に全て含まれている場合
を示す。このようなデータの場合、第Ｎワードがレジス
タ１に入力されると、ＲＯＭ３の出力信号Ｃが“１″と
なり、マイクロプロセッサ７に対してＥＯＬ符合を検出
したことを通知する。
一方、第２図（ｂ）に示すように、かかるデータ構成は
ＥＯＬ符合がワード間にまたがった場合を示す。このよ
うなデータの場合、第Ｎワードがレジスタ“１″にまず
セットされるが、第（Ｎ＋１）ワードが次にレジスタ１
にセットされ、同時にＮワードはレジスタ２にセットさ
れる。しかる後、この状態でレジスタ１のビット番号１
５側に連続する“０”の個数を示す信号がＲＯＭ３から
出力され、またレジスタ２０ビット番号Ｏ側に連続する
“０″の個数を示す信号がＲＯＭ４から出力され、それ
ぞれが加算器５に入力されて加算される。すなわち、加
算された結果が“１１”以上の値の時、ＥＯＬ符合検出
とみなし、加算器５の出力信号ｅが“１″となり、マイ
クロプロセッサγに対してＥＯＬ符合を検出したことを
通知する。
ＥＯＬ符合がワード間にまたがった場合を示す。このよ
うなデータの場合、第Ｎワードがレジスタ“１″にまず
セットされるが、第（Ｎ＋１）ワードが次にレジスタ１
にセットされ、同時にＮワードはレジスタ２にセットさ
れる。しかる後、この状態でレジスタ１のビット番号１
５側に連続する“０”の個数を示す信号がＲＯＭ３から
出力され、またレジスタ２０ビット番号Ｏ側に連続する
“０″の個数を示す信号がＲＯＭ４から出力され、それ
ぞれが加算器５に入力されて加算される。すなわち、加
算された結果が“１１”以上の値の時、ＥＯＬ符合検出
とみなし、加算器５の出力信号ｅが“１″となり、マイ
クロプロセッサγに対してＥＯＬ符合を検出したことを
通知する。
以上説明したように、本発明の圧縮符号伸長装置は、複
数ビットを同時に処理することにより、高速の圧縮符号
の伸長を実現できるという効果がある。
数ビットを同時に処理することにより、高速の圧縮符号
の伸長を実現できるという効果がある。
第１図は本発明の一実施例を示す圧縮符号伸長装置のＥ
ＯＬ符合識別回路のブロック図、第２図（ａ） 、 （
ｂ）はそれぞれ第１図のＥＯＬ符合識別回路に入力され
る圧縮符号化データの二つの例を示すデータ構成図であ
る。 １．２・・・・・・１６ビツトレジスタ、３，４・・・
・・・読出し専用メモリ（ＲＯＭ）、５・・・・・・加
算器、６・・・・・・ＥＯＬ符合識別回路、７・・・・
・・マイクロプロセッサ。
ＯＬ符合識別回路のブロック図、第２図（ａ） 、 （
ｂ）はそれぞれ第１図のＥＯＬ符合識別回路に入力され
る圧縮符号化データの二つの例を示すデータ構成図であ
る。 １．２・・・・・・１６ビツトレジスタ、３，４・・・
・・・読出し専用メモリ（ＲＯＭ）、５・・・・・・加
算器、６・・・・・・ＥＯＬ符合識別回路、７・・・・
・・マイクロプロセッサ。
Claims (1)
- Ｎビットの情報を格納可能な第一のレジスタと、前記レ
ジスタの出力が入力となるＮビットの第二のレジスタと
、前記第一および第二のレジスタの出力がそれぞれアド
レスとして入力される二つの読出し専用メモリと、前記
二つの読出し専用メモリの出力信号を入力として加算演
算を実行する加算器とで構成されるＥＯＬ符号識別回路
を備えたことを特徴とする圧縮符号伸長装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038925A JP2556160B2 (ja) | 1990-02-19 | 1990-02-19 | 圧縮符号伸長装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038925A JP2556160B2 (ja) | 1990-02-19 | 1990-02-19 | 圧縮符号伸長装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03241975A true JPH03241975A (ja) | 1991-10-29 |
| JP2556160B2 JP2556160B2 (ja) | 1996-11-20 |
Family
ID=12538805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038925A Expired - Lifetime JP2556160B2 (ja) | 1990-02-19 | 1990-02-19 | 圧縮符号伸長装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556160B2 (ja) |
-
1990
- 1990-02-19 JP JP2038925A patent/JP2556160B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2556160B2 (ja) | 1996-11-20 |
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