JPH03247012A - ディジタルフィルタ用ディジタル信号処理回路 - Google Patents
ディジタルフィルタ用ディジタル信号処理回路Info
- Publication number
- JPH03247012A JPH03247012A JP4473490A JP4473490A JPH03247012A JP H03247012 A JPH03247012 A JP H03247012A JP 4473490 A JP4473490 A JP 4473490A JP 4473490 A JP4473490 A JP 4473490A JP H03247012 A JPH03247012 A JP H03247012A
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- JP
- Japan
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- rom
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタルフィルタ用ディジタル信号処理回路（以下デ
ィジタルフィルタ用ＤＳＰと称す）に関し、 ハード規模が小さくて且つ処理速度を速く出来るディジ
タルフィルタ用ＤＳＰの提供を目的とし、ディジタルフ
ィルタ処理を行うシーケンスを記憶している命令ＲＯＭ
、該命令ＲＯＭの出力に接続され該命令ＲＯＭから１つ
づつ命令を取り出す命令レジスタ、該命令レジスタの出
力に接続され該命令レジスタに取り出した１つづつの命
令を解読して、演算処理用の複数のレジスタ間の転送及
び、積和演算を行う演算器の処理を制御するデコーダ、 上記積和演算を行う演算器、 上記演算処理用の複数のレジスタ、 ワーク用のＲＡＭ。
ィジタルフィルタ用ＤＳＰと称す）に関し、 ハード規模が小さくて且つ処理速度を速く出来るディジ
タルフィルタ用ＤＳＰの提供を目的とし、ディジタルフ
ィルタ処理を行うシーケンスを記憶している命令ＲＯＭ
、該命令ＲＯＭの出力に接続され該命令ＲＯＭから１つ
づつ命令を取り出す命令レジスタ、該命令レジスタの出
力に接続され該命令レジスタに取り出した１つづつの命
令を解読して、演算処理用の複数のレジスタ間の転送及
び、積和演算を行う演算器の処理を制御するデコーダ、 上記積和演算を行う演算器、 上記演算処理用の複数のレジスタ、 ワーク用のＲＡＭ。
フィルタ係数を格納しているＲＯＭ、
バスに接続されている、信号を外部より入力する入力レ
ジスタ、バスに接続されている、信号を外部に出力する
出力レジスタを有し、 該命令レジスタの出力を、該ワーク用のＲＡＭ及び該Ｒ
ＯＭのアドレス端子に接続し、又該ワーク用のＲＡＭ及
び該ＲＯＭ及び該演算処理用の複数のレジスタを該バス
に接続した構成とする。
ジスタ、バスに接続されている、信号を外部に出力する
出力レジスタを有し、 該命令レジスタの出力を、該ワーク用のＲＡＭ及び該Ｒ
ＯＭのアドレス端子に接続し、又該ワーク用のＲＡＭ及
び該ＲＯＭ及び該演算処理用の複数のレジスタを該バス
に接続した構成とする。
本発明は、電子交換機の加入者回路等で使用するディジ
タルフィルタ用ディジタル用ＤＳＰの改良に関する。
タルフィルタ用ディジタル用ＤＳＰの改良に関する。
尚ディジタルフィルタ用にディジタル信号処理回路（以
下ＤＳＰと称す）を用いるのはマイクロコンピュータを
使用するよりも命令が簡単となり高速演算が可能である
からである。
下ＤＳＰと称す）を用いるのはマイクロコンピュータを
使用するよりも命令が簡単となり高速演算が可能である
からである。
第４図は１例のディジタルフィルタのブロック図、第６
図は従来例のディジタルフィルタ用ＤＳＰのブロック図
、第７図は従来例の命令を示す図である。
図は従来例のディジタルフィルタ用ＤＳＰのブロック図
、第７図は従来例の命令を示す図である。
第４図は一番簡単なディジタルフィルタの構成を示して
おり、最低のディジタルフィルタの処理としては、乗算
器３２にて、入力とフィルタ係数にとの積を求める積を
行う処理及び、加算器３０にて、入力と乗算器３２より
の入力との和を求める和を行う処理及び、加算器３０の
出力を単位遅延回路３１にて単位時間遅延させる処理が
必要となる。
おり、最低のディジタルフィルタの処理としては、乗算
器３２にて、入力とフィルタ係数にとの積を求める積を
行う処理及び、加算器３０にて、入力と乗算器３２より
の入力との和を求める和を行う処理及び、加算器３０の
出力を単位遅延回路３１にて単位時間遅延させる処理が
必要となる。
そこで、ＤＳＰを用い、ディジタルフィルタとするのに
は、各種フィルタ係数はＲＯＭに格納しておき、１時デ
ータの格納にはレジスタを用い、単位時間遅延させるの
にはワーク用のＲＡＭを用い、積、和を求めるには積和
演算を行う演算器を用いる等で実現する。
は、各種フィルタ係数はＲＯＭに格納しておき、１時デ
ータの格納にはレジスタを用い、単位時間遅延させるの
にはワーク用のＲＡＭを用い、積、和を求めるには積和
演算を行う演算器を用いる等で実現する。
従来例のディジタルフィルタ用ＤＳＰは第６図の如く構
成されており、命令レジスタ２は、ディジタルフィルタ
処理を行うシーケンスを記憶している命令ＲＯＭＩより
１つづつ命令を取り出し、ワーク用のＲＡＭ５．係数デ
ータ用ＲＯＭ６のアドレスは、 アドレスレジスタ１３
．１４を介してワーク用のＲＡＭ５．係数データ用ＲＯ
Ｍ６に送る。
成されており、命令レジスタ２は、ディジタルフィルタ
処理を行うシーケンスを記憶している命令ＲＯＭＩより
１つづつ命令を取り出し、ワーク用のＲＡＭ５．係数デ
ータ用ＲＯＭ６のアドレスは、 アドレスレジスタ１３
．１４を介してワーク用のＲＡＭ５．係数データ用ＲＯ
Ｍ６に送る。
一方、デコーダ４°では、命令レジスタ２が取り出した
１つづつの命令を解読して、命令の内容により、ワーク
用のＲＡＭ５．係数データ用ＲＯＭ６． レジスタ７
”、８．９”、１０、積和演算を行う演算器３をイネー
ブルとする信号Ｅ１〜Ｅ７の内、該当するイネーブルと
する信号を送り制御する。
１つづつの命令を解読して、命令の内容により、ワーク
用のＲＡＭ５．係数データ用ＲＯＭ６． レジスタ７
”、８．９”、１０、積和演算を行う演算器３をイネー
ブルとする信号Ｅ１〜Ｅ７の内、該当するイネーブルと
する信号を送り制御する。
この制御により、ＲＯＭ６よりは、入力したアドレスの
フィルタ係数を出力させてレジスタ７゛を介して積和演
算を行う演算器３に送らせたり、又入力レジスタ１１よ
り入力した信号とか、積和演算を行う演算器３の出力を
ラッチし又積和演算を行う演算器３に入力する処理を行
うレジスタ９′よりの信号等を、バス２０を介して、ワ
ーク用のＲＡＭ５の、入力したアドレスに入力させたり
、又ワーク用のＲＡＭ５の、入力したアドレスよりバス
２０を介してレジスタ８とか出力レジスタ１２に出力さ
せたりする。
フィルタ係数を出力させてレジスタ７゛を介して積和演
算を行う演算器３に送らせたり、又入力レジスタ１１よ
り入力した信号とか、積和演算を行う演算器３の出力を
ラッチし又積和演算を行う演算器３に入力する処理を行
うレジスタ９′よりの信号等を、バス２０を介して、ワ
ーク用のＲＡＭ５の、入力したアドレスに入力させたり
、又ワーク用のＲＡＭ５の、入力したアドレスよりバス
２０を介してレジスタ８とか出力レジスタ１２に出力さ
せたりする。
又レジスタ１０には演算処理の為にバス２０を介して各
種データを入出力させる。
種データを入出力させる。
尚アドレスレジスタ１３．１４はアドレスカウンタにし
て、デコーダ４゛の制御によりアドレスを順番に出力さ
せることも出来る。
て、デコーダ４゛の制御によりアドレスを順番に出力さ
せることも出来る。
しかしながら、従来のディジタルフィルタ用ＤＳＰでは
、アドレスレジスタ１３．１４が必要でハード規模が大
きくなる問題点がある。
、アドレスレジスタ１３．１４が必要でハード規模が大
きくなる問題点がある。
又ＲＯＭ６がバス２０に接続されていない為に、例えば
、ＲＯＭ６の２番地に格納しているフィルタ係数を、レ
ジスタ７°に転送するのには、第７図（ａ）（ｂ）に示
す如き、アドレス命令及び転送命令を命令ＲＯＭＩより
出力することになり、又レジスタ７”に記憶している内
容をＡ、レジスタ８に記憶している内容をＢ、レジスタ
９′に記憶している内容をＣとし、積和演算を行う演算
器３にてＡ・Ｂ＋Ｃの演算を行わせるのには、第７図（
Ｃ）に示す如き演算命令を命令ＲＯＭＩより出力するこ
とになり、転送命令と演算命令は別の命令となる為に、
処理速度が遅くなり又命令ＲＯＭ１のハード規模が大き
くなる問題点がある。
、ＲＯＭ６の２番地に格納しているフィルタ係数を、レ
ジスタ７°に転送するのには、第７図（ａ）（ｂ）に示
す如き、アドレス命令及び転送命令を命令ＲＯＭＩより
出力することになり、又レジスタ７”に記憶している内
容をＡ、レジスタ８に記憶している内容をＢ、レジスタ
９′に記憶している内容をＣとし、積和演算を行う演算
器３にてＡ・Ｂ＋Ｃの演算を行わせるのには、第７図（
Ｃ）に示す如き演算命令を命令ＲＯＭＩより出力するこ
とになり、転送命令と演算命令は別の命令となる為に、
処理速度が遅くなり又命令ＲＯＭ１のハード規模が大き
くなる問題点がある。
本発明は、ハード規模が小さくて且つ処理速度を速く出
来るディジタルフィルタ用ＤＳＰの提供を目的としてい
る。
来るディジタルフィルタ用ＤＳＰの提供を目的としてい
る。
第１図は本発明の実施例のディジタルフィルタ用ＤＳＰ
のブロック図である。
のブロック図である。
第１図に示す如く、ディジタルフィルタ処理を行うシー
ケンスを記憶している命令ＲＯＭＩ、該命令ＲＯＭＩの
出力に接続され該命令ＲＯＭＩから１つづつ命令を取り
出す命令レジスタ２、該命令レジスタ２の出力に接続さ
れ該命令レジスタ２に取り出した１つづつの命令を解読
して、演算処理用の複数のレジスタ７〜１０間の転送及
び、積和演算を行う演算器３の処理を制御するデコーダ
４、 上記積和演算を行う演算器３、 上記演算処理用の複数のレジスタ７〜１０、ワーク用の
ＲＡＭ５、 フィルタ係数を格納しているＲＯＭ６、バス２０に接続
されている、信号を外部より入力する入力レジスタ１１
、バス２０に接続されている、信号を外部に出力する出
力レジスタ１２を有し、 該命令レジスタ２の出力を該ワーク用のＲＡＭ５及び該
ＲＯＭ６のアドレス端子に接続し、又該ワーク用のＲＡ
Ｍ５及び該ＲＯＭ６及び該演算処理用の複数のレジスタ
７〜１ｏを該バス２ｏに接続したものとする。
ケンスを記憶している命令ＲＯＭＩ、該命令ＲＯＭＩの
出力に接続され該命令ＲＯＭＩから１つづつ命令を取り
出す命令レジスタ２、該命令レジスタ２の出力に接続さ
れ該命令レジスタ２に取り出した１つづつの命令を解読
して、演算処理用の複数のレジスタ７〜１０間の転送及
び、積和演算を行う演算器３の処理を制御するデコーダ
４、 上記積和演算を行う演算器３、 上記演算処理用の複数のレジスタ７〜１０、ワーク用の
ＲＡＭ５、 フィルタ係数を格納しているＲＯＭ６、バス２０に接続
されている、信号を外部より入力する入力レジスタ１１
、バス２０に接続されている、信号を外部に出力する出
力レジスタ１２を有し、 該命令レジスタ２の出力を該ワーク用のＲＡＭ５及び該
ＲＯＭ６のアドレス端子に接続し、又該ワーク用のＲＡ
Ｍ５及び該ＲＯＭ６及び該演算処理用の複数のレジスタ
７〜１ｏを該バス２ｏに接続したものとする。
本発明によれば、ワーク用のＲＡＭ５及びＲＯＭ６のア
ドレス端子を直接命令レジスタ２の出力に接続し、且つ
ワーク用のＲＡＭ５及びＲＯＭ６、演算処理用の複数の
レジスタ７−１０をバス２゜に接続しているので、転送
と演算をさせる命令としては、例えばＡ −Ｂ＋Ｃの如
き演算内容の指定。
ドレス端子を直接命令レジスタ２の出力に接続し、且つ
ワーク用のＲＡＭ５及びＲＯＭ６、演算処理用の複数の
レジスタ７−１０をバス２゜に接続しているので、転送
と演算をさせる命令としては、例えばＡ −Ｂ＋Ｃの如
き演算内容の指定。
転送する出力レジスタの指定、転送する入力レジスタの
指定、ＲＯＭのアドレス指定、ＲＡＭのアドレス指定よ
りなる、転送と演算をさせる１個の命令とすることが出
来る。
指定、ＲＯＭのアドレス指定、ＲＡＭのアドレス指定よ
りなる、転送と演算をさせる１個の命令とすることが出
来る。
このようにすると、アドレスレジスタは不要になりハー
ド規模は小さくなり、又１個の命令により転送と演算を
させるので、処理は高速になり、命令ＲＯＭＩのハード
規模も小さく出来更にハード規模を小さくすることが出
来る。
ド規模は小さくなり、又１個の命令により転送と演算を
させるので、処理は高速になり、命令ＲＯＭＩのハード
規模も小さく出来更にハード規模を小さくすることが出
来る。
〔実施例］
第１図は本発明の実施例のディジタルフィルタ用ＤＳＰ
のブロック図、第２図は本発明の実施例の演算及び転送
命令を示す図、第３図は本発明の実施例の演算及び転送
命令による動作のタイムチャートである。
のブロック図、第２図は本発明の実施例の演算及び転送
命令を示す図、第３図は本発明の実施例の演算及び転送
命令による動作のタイムチャートである。
第１図で従来例の第６図と異なる点は１、アドレスレジ
スタ１３．１４を除き、ワーク用のＲＡＭ５及びＲＯＭ
６のアドレス端子を直接命令レジスタ２の出力に接続し
、且つＲＯＭ６、演算処理用のレジスタ７（第６図では
レジスタ７“）をハス２０に接続した点である。
スタ１３．１４を除き、ワーク用のＲＡＭ５及びＲＯＭ
６のアドレス端子を直接命令レジスタ２の出力に接続し
、且つＲＯＭ６、演算処理用のレジスタ７（第６図では
レジスタ７“）をハス２０に接続した点である。
こうすることにより、アドレスレジスタは除かれ、第２
図に示す如き、演算内容の指定、転送する出力レジスタ
の指定、転送する入力レジスタの指定、ＲＯＭのアドレ
ス指定、ＲＡＭのアドレス指定よりなる１個命令とする
ことで、ＲＯＭ、ＲＡＭのアドレスを指定し且つ転送及
び演算をさせることが出来る。
図に示す如き、演算内容の指定、転送する出力レジスタ
の指定、転送する入力レジスタの指定、ＲＯＭのアドレ
ス指定、ＲＡＭのアドレス指定よりなる１個命令とする
ことで、ＲＯＭ、ＲＡＭのアドレスを指定し且つ転送及
び演算をさせることが出来る。
第２図に示す命令について説明すると、演算及び転送を
示す為に符号ＥＸを用い、又例えば、レジスタ７に記憶
している内容をＡ、レジスタ８に記憶している内容をＢ
、レジスタ９に記憶している内容をＣとし、積和演算を
行う演算器３にて、例えばＡ−Ｂ＋Ｃの演算を行わせる
のには、演算内容の指定をＡ −Ｂ＋Ｃとしく一般的に
はコード化してＡ、Ｂ、Ｃという表現を用いる）、又例
えばレジスタ９の内容をＲＡＭ５のアドレス１０に転送
する場合は、出力レジスタの指定をレジスタ９としくコ
ード化すればＲＥＧ９という表現をする）、入力レジス
タの指定をＲＡＭ５とし、ＲＡＭのアドレス指定を１０
とすればよい。
示す為に符号ＥＸを用い、又例えば、レジスタ７に記憶
している内容をＡ、レジスタ８に記憶している内容をＢ
、レジスタ９に記憶している内容をＣとし、積和演算を
行う演算器３にて、例えばＡ−Ｂ＋Ｃの演算を行わせる
のには、演算内容の指定をＡ −Ｂ＋Ｃとしく一般的に
はコード化してＡ、Ｂ、Ｃという表現を用いる）、又例
えばレジスタ９の内容をＲＡＭ５のアドレス１０に転送
する場合は、出力レジスタの指定をレジスタ９としくコ
ード化すればＲＥＧ９という表現をする）、入力レジス
タの指定をＲＡＭ５とし、ＲＡＭのアドレス指定を１０
とすればよい。
尚転送の為に、ＲＯＭ６から出力する時のアドレス指定
は、ＲＯＭのアドレスを指定すればよい。
は、ＲＯＭのアドレスを指定すればよい。
第２図に示して命令を、第３図の（ＣＬＫＯ）（ＣＬＫ
Ｉ）に示す２相のクロックを用い動作させた場合のタイ
ムチャートを示すと第３図に示す如くなる。
Ｉ）に示す２相のクロックを用い動作させた場合のタイ
ムチャートを示すと第３図に示す如くなる。
（ＰＣ）に示すプログラムカウンタよりの０で、（ＯＰ
Ｒ）に示す如く、クロックＣＬＫＯに従い、命令ＲＯＭ
Ｉより、命令レジスタ２に、第２図に示す如き命令が出
力される。
Ｒ）に示す如く、クロックＣＬＫＯに従い、命令ＲＯＭ
Ｉより、命令レジスタ２に、第２図に示す如き命令が出
力される。
すると、（ＤＥＣ）に示す如く、デコーダ４は命令を解
読し、（ＲＡＭ５をイネーブル）に示す如く、クロック
ＣＬＫＯに従い、ＲＡＭ５をイネーブルとする信号Ｅ２
を出力し、（ＲＡＭ５のアドレス１０）に示す如（、Ｒ
ＡＭ５のアドレス１０にレジスタ９の内容を転送する。
読し、（ＲＡＭ５をイネーブル）に示す如く、クロック
ＣＬＫＯに従い、ＲＡＭ５をイネーブルとする信号Ｅ２
を出力し、（ＲＡＭ５のアドレス１０）に示す如（、Ｒ
ＡＭ５のアドレス１０にレジスタ９の内容を転送する。
又積和演算を行う演算器３では、Ａ−Ｂ＋Ｃの演算を行
い（レジスタ９）に示す如く、クロックＣＬＫＯに従い
、演算結果をレジスタ９に格納する。
い（レジスタ９）に示す如く、クロックＣＬＫＯに従い
、演算結果をレジスタ９に格納する。
即ち、演算及び転送は１命令で行えるので、処理速度は
速くなり、又命令ＲＯＭＩのハード規模は小さくなり、
アドレスレジスタが不要となるのと合わせハード規模を
小さくすることが出来る。
速くなり、又命令ＲＯＭＩのハード規模は小さくなり、
アドレスレジスタが不要となるのと合わせハード規模を
小さくすることが出来る。
第５図は本発明の他の実施例のディジタルフィルタ用デ
ィジタル信号処理回路のブロック図である。
ィジタル信号処理回路のブロック図である。
第５図に示す如く、第１図に示す、レジスタ９より演算
器３の出力を直接演算器３に入力するのを止め、バス２
０に接続されているレジスタ１５を追加し、デコーダ４
にてＥ８を用いてイネーブルとし、演算器３の出力を、
レジスタ９．レジスタ１５を介して演算器３に入力する
ようにすることも出来る。このようにすれば、バス２０
に接続されたレジスタ１５は汎用的にバス２０よりのデ
ータを演算器３に入力することが出来る。
器３の出力を直接演算器３に入力するのを止め、バス２
０に接続されているレジスタ１５を追加し、デコーダ４
にてＥ８を用いてイネーブルとし、演算器３の出力を、
レジスタ９．レジスタ１５を介して演算器３に入力する
ようにすることも出来る。このようにすれば、バス２０
に接続されたレジスタ１５は汎用的にバス２０よりのデ
ータを演算器３に入力することが出来る。
この場合も、第１図の場合と同様に処理速度は速くなり
又従来に比しハード規模を小さくすることが出来る。
又従来に比しハード規模を小さくすることが出来る。
以上詳細に説明せる如く本発明によれば、ハード規模が
小さくて且つ処理速度が速いディジタルフィルタ用ＤＳ
Ｐが得られる効果がある。
小さくて且つ処理速度が速いディジタルフィルタ用ＤＳ
Ｐが得られる効果がある。
第１図は本発明の実施例のディジタルフィルタ用ディジ
タル信号処理回路のブロック図、第２図は本発明の実施
例の演算及び転送命令を示す図、 第３図は本発明の実施例の演算及び転送命令による動作
のタイムチャート、 第４図は１例のディジタルフィルタのブロック図、第５
図は本発明の他の実施例のディジタルフィルタ用ディジ
タル信号処理回路のブロック図、第６図は従来例のディ
ジタルフィルタ用ディジタル信号処理回路のブロック図
、 第７図は従来例の命令を示す図である。 図において、 １は命令ＲＯＭ。 ２は命令レジスタ、 ３は積和演算を行う演算器、 ４．４”はデコーダ、 ５はワーク用のＲＡＭ、 ６はＲＯＭ、 ７〜１０．７’、９°、１５はレジスタ、１１は入力レ
ジスタ、 １２は出力レジスタ、 １３．１４はアドレスレジスタ、 ２０はバス、 ３０は加算器、 ３１は単位遅延回路、 ３２は乗算器を示す。 に １例のディジタルフィルタのブロック国策 図 （ａ）ＳＥＴ ２ 従来例σ 第 アドレスレジスタ１３ ＯＭ６ レジスタ７゜ Ａ−Ｂ＋Ｃ ）命令を示す図 図
タル信号処理回路のブロック図、第２図は本発明の実施
例の演算及び転送命令を示す図、 第３図は本発明の実施例の演算及び転送命令による動作
のタイムチャート、 第４図は１例のディジタルフィルタのブロック図、第５
図は本発明の他の実施例のディジタルフィルタ用ディジ
タル信号処理回路のブロック図、第６図は従来例のディ
ジタルフィルタ用ディジタル信号処理回路のブロック図
、 第７図は従来例の命令を示す図である。 図において、 １は命令ＲＯＭ。 ２は命令レジスタ、 ３は積和演算を行う演算器、 ４．４”はデコーダ、 ５はワーク用のＲＡＭ、 ６はＲＯＭ、 ７〜１０．７’、９°、１５はレジスタ、１１は入力レ
ジスタ、 １２は出力レジスタ、 １３．１４はアドレスレジスタ、 ２０はバス、 ３０は加算器、 ３１は単位遅延回路、 ３２は乗算器を示す。 に １例のディジタルフィルタのブロック国策 図 （ａ）ＳＥＴ ２ 従来例σ 第 アドレスレジスタ１３ ＯＭ６ レジスタ７゜ Ａ−Ｂ＋Ｃ ）命令を示す図 図
Claims (1)
- 【特許請求の範囲】 ディジタルフィルタ処理を行うシーケンスを記憶してい
る命令ＲＯＭ（１）、該命令ＲＯＭ（１）の出力に接続
され該命令ＲＯＭ（１）から１つづつ命令を取り出す命
令レジスタ（２）、該命令レジスタ（２）の出力に接続
され該命令レジスタ（２）に取り出した１つづつの命令
を解読して、演算処理用の複数のレジスタ（７〜１０）
間の転送及び、積和演算を行う演算器（３）の処理を制
御するデコーダ（４）、 上記積和演算を行う演算器（３）、 上記演算処理用の複数のレジスタ（７〜１０）、ワーク
用のＲＡＭ（５）、 フィルタ係数を格納しているＲＯＭ（６）、バス（２０
）に接続されている、信号を外部より入力する入力レジ
スタ（１１）、バス（２０）に接続されている、信号を
外部に出力する出力レジスタ（１２）を有し、 該命令レジスタ（２）の出力を、該ワーク用のＲＡＭ（
５）及び該ＲＯＭ（６）のアドレス端子に接続し、又該
ワーク用のＲＡＭ（５）及び該ＲＯＭ（６）及び該演算
処理用の複数のレジスタ（７〜１０）を該バス（２０）
に接続したことを特徴とするディジタルフィルタ用ディ
ジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4473490A JPH03247012A (ja) | 1990-02-26 | 1990-02-26 | ディジタルフィルタ用ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4473490A JPH03247012A (ja) | 1990-02-26 | 1990-02-26 | ディジタルフィルタ用ディジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03247012A true JPH03247012A (ja) | 1991-11-05 |
Family
ID=12699680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4473490A Pending JPH03247012A (ja) | 1990-02-26 | 1990-02-26 | ディジタルフィルタ用ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03247012A (ja) |
-
1990
- 1990-02-26 JP JP4473490A patent/JPH03247012A/ja active Pending
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