JPS623370A - 乗算累積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する分野〕 本発明は乗算器と加減算器を用いてデジタル信号を高速
に処理する乗算累積回路に関する。

〔従来技術とその問題点〕

乗算累積回路は、ΣＸｔ　＊ｙｉおよびＦ＝ＡｘＢｆＣ
など主に行列演算やベクトル演算に代表される数式の実
行を必要とする情報処理装置、医療機器での高速フーリ
エ変換（ＦＦＴ）やデジタルフィルタ処理に応用されて
いる。

この種従来の乗算累積回路としては、２つの演算データ
の乗算を行う乗算器と、この乗算器の出力の累積を行い
、外部に出力する加減算器とで演算処理するものが知ら
れている。

かかる従来の乗算累積回路の一例を第３図に示し２　そ
の動作を第４図の動作タイムチャートを参照して説明す
る。ここでは、演算処理として２次方程式（Ｙ＝ＡＸ２
　＋ＢＸ＋Ｃ）を−例ニアげる。

ここで、ｌは制御端子、２および３は入力端子、４は出
力端子、５はスキャン回路、６はプログラムメモリ、７
および８は入力レジスタ、９は０レジスタ、１０は選択
回路、１１は乗算器、１２は加減算器、１３は出力レジ
スタである。

まず、演算に先立って、２つの入力レジスタ７．８には
外部（図示しないが１例えばホストプロセッサ）よりそ
れぞれの入力端子２．３を経由して同じ数の変数値と定
数値が入力される０次に外部より入力端子ｌを経由して
演算指令信号ａが入力されると、スキャン回路５は、予
め演算シーケーンスが組み入れられたプログラムメモリ
６の内容０１〜Ｃ５を読み出して、演算処理を進める。

この演算処理の行程は、乗算器１１では、入力レジスタ
７．８の変数値と定数値の乗算、加減算器１２では乗算
器１１の出力ｄと選択回路１０で選択した０レジスタ９
あるいは加減算器１２の出力ｅとの加減算をそれぞれ並
行し数式が完了するまである回数繰り返し、演算結果ｆ
を出力レジスタ１３を経由して、出力端子４へ出力して
完結する。第１表に２次方程式の演算処理の行程を示す
。

第１表 ところが、このような乗算累積回路では、累積の初期値
を求めるためにＯを記憶するハードウェアとしての０レ
ジスタ９を設け、変数側の入力レジスタ７に余分な値（
１）を記憶し、補助的な演算処理、例えばＣＸｌ＋０を
行うことが必要となり、演算時間が長くなることになる
。特に、連続的に数式を処理する場合には、この余分な
処理が積み重なるため、演算時間が更に延びてしまうこ
とになり、回路としての処理使方が低下する欠点があっ
た。

〔発明の目的〕

そこで１本発明の目的は、上述した欠点を除去し、演算
時間を短縮することができる乗算累積回路を提供するこ
とにある。、１ 〔発明の要点〕 かかる目的を達成するために、本発明は２つの入力レジ
スタと、その一方の入力レジスタの出力を受ける補助レ
ジスタとによって演算入力データ　　　　　　１を記憶
するようにし、この補助レジスタに累積の　　　　　　
゛初期値を記憶させることによって演算時間を短縮　　
　　　　１．暇させる。

〔発明の実施例〕

以下に図面を参照して本発明の詳細な説明す　　　　　
　“る。

本発明の一実施例を第１図に示し、その動作夕　　　　
　　］゛。

イムチャートを第２図に示す。

ここで、第３図と同様の個所には同一符号を付してその
説明は省略する０本発明では、一方の入力レジスタ８の
出力を補助レジスター４に供給し。

妓初に入力された累積の初期値を格納する。補助レジス
ター４の出力を選択回路１０に供給する。

プログラムメモリ６からの制御信号Ｃ２〜Ｃ５を、それ
ぞれ、入力レジスタ７と８、選択回路１０、乗算器１１
、加減算器１２．出力レジスタ１３に供給する。

つぎに、演算処理の一例として、２次方程式（Ｙ＝ＡＸ
２＋ＢＸ＋Ｃ）　を例にあげて第１図の乗算累積回路の
動作を説明する。

まず、演算に先だって、数式に従い整列された演算デー
タは外部１例えばホストプロセッサ（図示せず）から入
力端子２を経由して入力レジスタ７に２つの変数値ｘ２
およびＸを供給し、入力端子３を経由して入力レジスタ
８と補助レジスタ１４に供給し、これらレジスタ８およ
び１３に合計で３つの定数値Ａ＆ＢおよびＣを格納する
。この入力操作により、入力レジスタ８には後より入力
された２つの定数値ＡおよびＢが保持されて、最初に入
力された累積の初期値Ｃが補助レジスタ１４に記憶され
る。

次に、外部より、制御端子ｌを経由して、第２図に示す
ような演算指令信号ａが入力されると、スキャン回路５
は、第２図に示すスキャン信号すのタイミングで、予め
演算シーケンスが組み込まれたプログラムメモリ６の内
容Ｃ８〜Ｃ５を読み出して、演算処理を進め、補助レジ
スタ１４は記憶の更新を中止する。この演算処理の行程
は。

第２図に示すように、乗算器１１では入力レジスタ７．
８の変数値Ｘ２．Ｘと定数値Ａ、Ｂとの乗算ＡＸ２　　
、ＢＸ、加減算器１２では乗算器１１の出力ｄと選択回
路ｌＯで選択した補助レジスタ１４（最初の演算時のみ
選ばれる）あるいは加減算器１２の出力ｅとの加減算を
それぞれに並行し、数式が完了するまで、ある回数繰り
返す、加減算器１２からの演算結果ｆを出力レジスタ１
３を経由し、出力端子４へ出力して演算を完結する。第
２表に２次方程式の演算処理の行程を示す。

第　　２　　表 本発明では第２表に示すように、従来演算により求めて
いた累積の初期値を演算する前に補助レジスタ１４に記
憶したことによって、演算時間を短縮できる。

〔発明の効果〕

以上から明らかなように、本発明によれば、２つの入力
レジスタと、その一方の入力レジスタの出力を受ける補
助レジスタとによって演算入力データを記憶するため、
累積の初期値を演算で求める必要がなくなり、以て演算
時間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、 第２図は第１図示の実施例の動作タイムチャート　図、 第３図は従来の乗算累積回路の一例を示すブロック図、 第４図は従来の乗算累積回路の動作タイムチャート図で
ある。 ！・・・制御端子。 ２．３・・・入力端子、 ４・・・出力端子、 ５・・・スキャン回路、 ６・・・プログラムメモリ、 ７．８・・・入力レジスタ、′−：・ ９・・・Ｏレジスタ、 ｌＯ・・・選択回路、 １１・・・乗算器、　　　　　　　　　　　　　　　　
　　　　　１２・・・加減算器、 〉ト滓６９月凍オＣ寸ｆＢＢ、２のプロ、７０第１図 −へ　　　ｈ　　　聾　　　− （ｄ　　　−ｏ　　θ　　、　　θ　　（（）　　Ｑ　
　％　、を建東の衆耳取手貴ｒｉＪΣ各のっ一ローフの
第３図

Claims (1)

1. 【特許請求の範囲】 １）外部から入力される演算データを乗算してから累積
   する回路において、 前記演算データを記憶する２つの入力レジスタと、該２
   つの入力レジスタの一方の出力を記憶する補助レジスタ
   とで構成された記憶回路と、前記２つの入力レジスタの
   出力の乗算を行う乗算器と、該乗算器の出力と累積値と
   を累積する加減算器と、前記補助レジスタの出力と前記
   加減算器の出力とのいずれかを選択する選択回路とで構
   成された演算回路と、 前記記憶回路および前記演算回路を制御するプログラム
   メモリと、該プログラムメモリの内容を読み出すスキャ
   ン回路とで構成された制御回路と を具えたことを特徴とする乗算累積回路。 ２）特許請求の範囲第１項記載の乗算累積回路において
   、前記補助レジスタに初期の累積値を記憶させることを
   特徴とする乗算累積回路。