JPH03247016A - Ｃｍｏｓ疑似オープンドレイン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳゲートアレイの出力をワイアード・オ
アするためのＣＭＯＳ疑似オープンドレイン回路に関す
る。

〔従来の技術〕

従来一般に論理回路においてオープンドレイン（オープ
ンコレクタ）回路が使用されている。オープンドレイン
回路は複数の集積回路（ＩＣ）の出力のワイアード・オ
アをとるための回路である。

構造は第３図（１）に示すように、ＩＣ４００゜・・・
・・・、５００内の複数のドライバ４１０．・・・・・
５１０でもって、共通の信号線３０をドライブする。こ
の信号線３０は抵抗４ｏでプルアップされている。動作
はそれぞれのＩＣの内部から供給される出力信号Ｓのう
ちどれか１つがハイレベルとなると、ドライバ４１０．
・・・・・・、５１０がオンとなり信号線３０上のワイ
アード・オア信号ＯＤがローレベルとなり、すべての出
力信号Ｓがローレベルとなるとドライバ４１０．・・・
・・・、５１ｏがオフとなり、プルアップ抵抗４０の働
きでワイアード・オア信号○Ｄはハイレベルに戻る。従
ってワイアード・オア信号ＯＤは複数の出力Ｓの負論理
の論理和となる。ここでプルアップ抵抗４０の値はワイ
アード・オア信号○Ｄの立ち上がり時間ｔ工（第３図（
２））を十分小さくするためには小さな値でなければな
らず、そのためドライバ４１０、・・・・・・、５１０
の出力駐動能力は十分大きくしなければならない。例え
ば電源電圧が５Ｖ。

出力線３０の寄生容量が１００ｐＦである場合を考える
と、ワイアード・オア信号ＯＤの立ち上がりの時定数を
Ｉｏｎｓとするためには、プルアップ抵抗４０の値は １０（ｎ　ｓ）／　１００（ｐ　Ｆ）＝　ｌ　ＯＯ（Ω
）でなければならず、ドライバの駆動能力は５（Ｖ）／
１００（Ω）＝５０（ｍＡ）以上なければならない。

しかし、ＣＭＯＳゲートアレイでオープンドレイン回路
を構成しようとした場合、通常のゲートアレイ回路には
このような大きな駆動能力のあるドライバ４１０は存在
しない。そのため従来は、ＣＭＯＳゲートアレイ６００
．・・・・・・、７００中のＣＭＯＳからなるスリース
テートバッファ６１０を疑似オープンドレイン回路とし
て使用し、これをプルアップ抵抗６０に接続していた。

同回路では、いずれかのスリーステートバッファ６１０
への出力信号Ｓがハイレベルのときに、そのスリーステ
ートバッファ６１０がオンとなり、ワイアード・オア信
号○Ｄをローレベルとすることができる。すべてのスリ
ーステートバッファ６１０への入力Ｓがローレベルのと
きはそれぞれのバッファはハイ・インピーダンス状態と
なり、ワイアード・オア信号○Ｄはプルアップ抵抗６０
の働きによりハイレベルとなる。本回路を使用したワイ
アードオア回路はたとえば特開昭６２−２５３５５に開
示されている。

〔発明が解決しようとする課題〕

上記従来技術では、一般にＣＭＯＳからなるスリーステ
ートバッファの電流駆動能力は小さいためにプルアップ
抵抗６０の値を小さくすることができず、出力ＯＤの立
ち上がり時間ｔｚ（第４図（２））が非常に大きくなる
という欠点がある。

例えば先はどと同じく電源電圧を５ｖ、出力線５０の寄
生容量を１００ｐＦとした場合、スリーステートバッフ
ァ６１０の駆動能力が５ｍＡまでであるとすると、プル
アップ抵抗値は ５　（Ｖ）／　５　（ｍＡ）＝　１　（ｋΩ）以上なけ
ればならず、従ってワイアード・オア信号ＯＤの立ち上
がり時間の時定数は １（ｋΩ）Ｘ　１００（ｐ　Ｆ）＝　１００（ｎ　ｓ）
以上となってしまう。

従ってこのようなオープンドレイン回路を有する装置の
マシンサイクルが５０ｎｓ程度である場合、ワイアード
・オア信号ＯＤの立ち上がり時間ｔ２がマシンサイクル
よりも大きくなってしまう。従ってこのような疑似オー
プンドレイン回路は、ワイアード・オア信号ＯＤの立ち
上がり時間が長いことが許容される場合にしか使用でき
ないという欠点があった。

本発明の目的は、ＣＭＯＳからなるスリーステートバッ
ファを用いた、ワイアード・オア信号○Ｄの立ち上がり
が速い疑似オープンドレイン回路を提供することにある
。

〔課題を解決するための手段〕

上記目的は、トライステートバッファの入力に与えられ
る、信号がハイレベルの間およびハイレベルからローレ
ベルに変化した直後の一定の期間。

そのバッファにエネーブル信号としてハイレベルの信号
を供給する回路を設けることにより達成される。

〔作用〕

上記回路によりスリーステートバッファの出力がローレ
ベルからハイインピーダンス状態になる前に、−時的に
ハイレベルに変化させられる。この変化はＣＭＯＳのゲ
ートによりドライブされているため信号の立ち上がり時
間はゲートの遅延時間のみの小さな値とすることができ
る（通常１０ｎｓ程度である）。その後出力がハイレベ
ルからハイインピーダンス状態に変化しても、ワイアー
ド・オア信号はプルアップ抵抗によりハイレベルに保持
される。従ってワイアード・オア信号の立ち上がり時間
を改善できる。

〔実施例〕

本発明の一実施例を第１図により説明する。第１図にお
いて１００，２００，３００はＣＭＯＳゲートアレイで
あり、１０は各ゲートアレイ１００．２００，３００の
出力ＳＯＤのワイアードオアをとるための出力信号線、
２０は出力信号線をプルアップするためのプルアップ抵
抗である。

ゲートアレイ内部の回路は１００の内部のみ示し、他は
同様である。１４０は疑似オープンドレイン回路を構成
するためのスリーステートバッファ、１１０．１２０は
ラッチ、１３０はオアゲートである。本回路の特徴は各
ゲートアレイの内部から供給される出力信号Ｓとスリー
ステートバッファ１４０の間にレジスタ１１０，１２０
とゲート１３０からなるパルス回路１０００をつけ加え
、スリーステートバッファ１４０の出力ＳＯＤがオフと
なる直前に、その出力ＳＯＤがローレベルからハイレベ
ルとなるように、ゲートアレイの出力信号Ｓに応答して
、このバッファ１４０へ入力ＳＤおよび出力イネーブル
信号ＳＯＥをこのパルス回路１０００より供給する所に
ある。

本回路の動作を第２図に示すタイムチャートを用いて説
明する。図中点線はスリーステートバッファ１４０がハ
イインピーダンス状態であることを矛す。ゲートアレイ
１００の出力信号ＳはシステムクロックＴに同期してラ
ッチ１１０にセットされ、その出力ＳＤはスリーステー
トバッファ１４０に入力信号として与えられる。また、
この信号ＳＤはクロックＴに同期してランチ１２０にセ
ットされる。その出力ＳＤＤはラッチ１１０の出力ＳＤ
を１クロツク遅延したものである。スリーステートバッ
ファ１４０の出力イネーブルＳＯＥはオアゲート１３０
により信号ＳＤとＳＤＤの論理和として与えられ、信号
ＳＤより１サイクルだけ長い期間ハイレベルとなる。よ
ってスリーステートバッファ１４０の出力ＳＯＤは、出
力信号Ｓをシステムクロックで同期化したＳＤがハイレ
ベルの間はローレベルを保つ。その後信号ＳＤがローレ
ベルとなると出力ＳＯＤは信号ＳＯＥが弓続いてハイレ
ベルにある１サイクルの間だけハイレベルとなった後、
ハイ・インピーダンス状態となる。ここで信号ＳＯＤが
ローレベルからハイレベルへ変化するときの遅延時間は
、プルアップ抵抗２０の値や、回路の寄生容量によらず
、スリーステートバッファ１４０のデイレイのみで決定
されるので、高速に行なうことができる。

従って複数のゲートアレイ１００，２００゜３００の出
力ＳＯＤをプルアップ抵抗２０を介して接続したワイア
ード・オア信号ＯＤは、ゲートアレイの出力信号Ｓの任
意の１つがハイレベルとなった場合にローレベルとなり
、それ以外のときはプルアップ抵抗２０の働きでハイレ
ベルとなる。

よって第１図の回路により各ゲートアレイ１００゜２０
０．３００の出力Ｓのワイアードオアをとることができ
、第１図の回路は疑似オープンドレイン回路として働く
。

本発明の別の実施例を第５図（１）に示す。図で第１図
と同じ参照番号および信号は同しものをさす。第５図の
パルス回路１０００Ａにおいて。

１１２０は１０段の縦続接続されたバッファゲート群で
あり、ゲートアレイの出力信号Ｓを遅延するのに用いる
。第１図（１）の回路と第５図（１）の回路の相違点は
、第１図においてはラッチ１２０のデイレイを用いてス
リーステートバッファ１４０のアウトプットイネーブル
信号ＳＯＥを制御するための信号（ＳＯＤ）を作ってい
るのに対し、第５図（１）ではゲート群１１２０による
ゲートデイレイを用いることである。また第５図（１）
においては第１図のラッチ１１０で行なわれているよう
な出力信号のシステムクロックへの同期化は行なわれな
いで、出力信号Ｓが直接オアゲート１３０およびバッフ
ァ１４０へ供給されている。スリーステートバッファ１
４０のアウトプットイネーブルＳＯＥは出力信号Ｓとそ
のデイレイ信号ＳＧの論理和により作られる。

第５図（２）に第５図（１）の回路の動作タイミングを
示す。ここでＴＤはゲート群１１２０による遅延時間で
ある。ゲートアレイ１００の出力ＳＯＤはＳがハイレベ
ルの間口−レベルとなり、その後ＴＤの間だけハイレベ
ルとなる。その他の期間には、ＳＯＤはハイインピーダ
ンス状態となる。このローレベルからハイレベルへの変
化は第１図の場合と同様に高速に行なわれる。したがっ
て、第１図の場合と同様に、ＣＭＯＳゲートアレイを用
いて高速な疑似オープンドレイン回路を構成できる。

第１図の回路はバスｌｏ上の信号をシステムクロックＴ
に同期させる必要がある場合に使用されるが、第５図の
回路はシステムクロックに同期させなくても良い場合に
使用され、第１図の回路より少ないゲート数で実現でき
る。

〔発明の効果〕

本発明によれば、ＣＭＯＳゲートアレイで疑似オープン
ドレイン回路を構成した場合のワイアード・オア信号の
立ち上がりのデイレイをプルアップ抵抗及び回路の寄生
容量により決定される値（約１００ｎｓ）からゲートデ
イレイにより決定さ九る値（約Ｉｏｎｓ）に、１桁程度
改善することが可能である。

また本発明の回路を使用すれば、回路のデイレイはプル
アップ抵抗の値とは無関係となるため、プルアップ抵抗
の値を大きくすることができ、回路の低消費電力化に役
立つ。

【図面の簡単な説明】

第１図は本発明の１実施例を示す図である。第２図は第
１図の回路の動作のタイミングチャートである。第３図
（１）はドライバを用いた従来のオープンドレイン回路
の図、（２）はその動作タイミングチャート、第４図（
１）はトライステートバッファを用いた従来の疑似オー
プンドレイン回路の図、（２）はその動作のタイミング
チャートである。第５図（１）は本発明の他の実施例を
示す図、（２）はその動作のタイミングチャートである
。 １４０・・・・・・疑似オープンドレイン信号を出力す
るためのスリーステートバッファ、１１０゜１２０・・
・・・・レジスタ、１１２０・・・・・・バッファゲー
ト群。

Claims (1)

1. 【特許請求の範囲】 １、複数のＣＭＯＳゲートアレイの一つからワイアード
   ・オアすべき信号が供給されるスリーステートバッファ
   を含み、共通のプルアップ抵抗に接続されてワイアード
   オア回路を構成するためのＣＭＯＳ疑似オープンドレイ
   ン回路において、該ワイアード・オアすべき信号がハイ
   レベルの間およびハイレベルよりローレベルに変化した
   直後の一定期間、該スリーステートバッファにハイレベ
   ルのエネーブル信号を与えるパルス回路を設けた、ＣＭ
   ＯＳ疑似オープンドレイン回路。 ２、該パルス回路は該ワイアード・オアすべき信号を遅
   延する回路と、該ワイアード・オアすべき信号と該遅延
   回路の出力が入力されるオアゲートからなる第１項のＣ
   ＭＯＳ疑似オープンドレイン回路。