JPH0783246B2 - Ｃｍｏｓ疑似オープンドレイン回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSゲートアレイの出力をワイアード・オアす
るためのCMOS疑似オープンドレイン回路に関する。

〔従来の技術〕

従来一般に論理回路においてオープンドレイン（オープ
ンコレクタ）回路が使用されている。オープンドレイン
回路は複数の集積回路（IC）の出力のワイアード・オア
をとるための回路である。構造は第３図（１）に示すよ
うに、IC400,……,500内の複数のドライバ410,……,510
でもって、共通の信号線30をドライブする。この信号線
30は抵抗40でプルアップされている。動作はそれぞれの
ICの内部から供給される出力信号Ｓのうちどれか１つが
ハイレベルとなると、ドライバ410,……,510がオンとな
り信号線30上のワイアード・オア信号ODがローレベルと
なり、すべての出力信号Ｓがローレベルとなるとドライ
バ410,……,510がオフとなり、プルアップ抵抗40の働き
でワイアード・オア信号ODはハイレベルに戻る。従って
ワイアード・オア信号ODは複数の出力Ｓの負論理の論理
和となる。ここでプルアップ抵抗40の値はワイアード・
オア信号ODの立ち上がり時間t₁（第３図（２））を十分
小さくするためには小さな値でなければならず、そのた
めドライバ410,……,510の出力駆動能力は十分大きくし
なければならない。例えば電源電圧が5V,出力線30の寄
生容量が100pFである場合を考えると、ワイアード・オ
ア信号ODの立ち上がりの時定数を10nsとするためには、
プルアップ抵抗40の値は 10（ns）/100（pF）＝100（Ω） でなければならず、ドライバの駆動能力は ５（Ｖ）/100（Ω）＝50（mA） 以上なければならない。

しかし、CMOSゲートアレイでオープンドレイン回路を構
成しようとした場合、通常のゲートアレイ回路にはこの
ような大きな駆動能力のあるドライバ410は存在しな
い。そのため従来は、CMOSゲートアレイ600,……,700中
のCMOSからなるスリーステートバッファ610を疑似オー
プンドレイン回路として使用し、これをプルアップ抵抗
60に接続していた。同回路では、いずれかのスリーステ
ートバッファ610への出力信号Ｓがハイレベルのとき
に、そのスリーステートバッファ610がオンとなり、ワ
イアード・オア信号ODをローレベルとすることができ
る。すべてのスリーステートバッファ610への入力Ｓが
ローレベルのときはそれぞれのバッファはハイ・インピ
ーダンス状態となり、ワイアード・オア信号ODはプルア
ップ抵抗60の働きによりハイレベルとなる。本回路を使
用したワイアードオア回路はたとえば特開昭62−25355
に開示されている。

〔発明が解決しようとする課題〕

上記従来技術では、一般にCMOSからなるスリーステート
バッファの電流駆動能力は小さいためにプルアップ抵抗
60の値を小さくすることができず、出力ODの立ち上がり
時間t₂（第４図（２））が非常に大きくなるという欠点
がある。例えば先ほどと同じく電源電圧を5V、出力線50
の寄生容量を100pFとした場合、スリーステートバッフ
ァ610の駆動能力が5mAまでであるとすると、プルアップ
抵抗値は ５（Ｖ）/5（mA）＝１（ｋΩ） 以上なければならず、従ってワイアード・オア信号ODの
立ち上がり時間の時定数は １（ｋΩ）×100（pF）＝100（ns） 以上となってしまう。

従ってこのようなオープンドレイン回路を有する装置の
マシンサイクルが50ns程度である場合、ワイアード・オ
ア信号ODの立ち上がり時間t₂がマシンサイクルよりも大
きくなってしまう。従ってこのような疑似オープンドレ
イン回路は、ワイアード・オア信号ODの立ち上がり時間
が長いことが許容される場合にしか使用できないという
欠点があった。

本発明の目的は、CMOSからなるスリーステートバッファ
を用いた、ワイアード・オア信号ODの立ち上がりが速い
疑似オープンドレイン回路を提供することにある。

〔課題を解決するための手段〕

上記目的は、トライステートバッファの入力に与えられ
る、信号がハイレベルの間およびハイレベルからローレ
ベルに変化した直後の一定の期間、そのバッファにイネ
ーブル信号としてハイレベルの信号を供給する回路を設
けることにより達成される。

〔作用〕

上記回路によりスリーステートバッファの出力がローレ
ベルからハイインピーダンス状態になる前に、一時的に
ハイレベルに変化させられる。この変化はCMOSのゲート
によりドライブされているため信号の立ち上がり時間は
ゲートの遅延時間のみの小さな値とすることができる
（通常10ns程度である）。その後出力がハイレベルから
ハイインピーダンス状態に変化しても、ワイアード・オ
ア信号はプルアップ抵抗によりハイレベルに保持され
る。従ってワイアード・オア信号の立ち上がり時間を改
善できる。

〔実施例〕

本発明の一実施例を第１図により説明する。第１図にお
いて100,200,300はCMOSゲートアレイであり、10は各ゲ
ートアレイ100,200,300の出力SODのワイアードオアをと
るための出力信号線、20は出力信号線をプルアップする
ためのプルアップ抵抗である。ゲートアレイ内部の回路
は100の内部のみ示し、他は同様である。140は疑似オー
プンドレイン回路を構成するためのスリーステートバッ
ファ、110,120はラッチ、130はオアゲートである。本回
路の特徴は各ゲートアレイの内部から供給される出力信
号Ｓとスリーステートバッファ140の間にレジスタ110,1
20とゲート130からなるパルス回路1000をつけ加え、ス
リーステートバッファ140の出力SODがオフとなる直前
に、その出力SODがローレベルからハイレベルとなるよ
うに、ゲートアレイの出力信号Ｓに応答して、このバッ
ファ140へ入力SDおよび出力イネーブル信号SOEをこのパ
ルス回路1000より供給する所にある。

本回路の動作を第２図に示すタイムチャートを用いて説
明する。図中点線はスリーステートバッファ140がハイ
インピーダンス状態であることを示す。ゲートアレイ10
0の出力信号ＳはシステムクロックＴに同期してラッチ1
10にセットされ、その出力SDはスリーステートバッファ
140に入力信号として与えられる。また、この信号SDは
クロックＴに同期してラッチ120にセットされる。その
出力SDDはラッチ110の出力SDを１クロック遅延したもの
である。スリーステートバッファ140の出力イネーブルS
OEはオアゲート130により信号SDとSDDの論理和として与
えられ、信号SDより１サイクルだけ長い期間ハイレベル
となる。よってスリーステートバッファ140の出力SOD
は、出力信号Ｓをシステムクロックで同期化したSDがハ
イレベルの間はローレベルを保つ。その後信号SDがロー
レベルとなると出力SODは信号SOEが引続いてハイレベル
にある１サイクルの間だけハイレベルとなった後、ハイ
・インピーダンス状態となる。ここで信号SODがローレ
ベルからハイレベルへ変化するときの遅延時間は、プル
アップ抵抗20の値や、回路の寄生容量によらず、スリー
ステートバッファ140のディレイのみで決定されるの
で、高速に行なうことができる。

従って複数のゲートアレイ100,200,300の出力SODをプル
アップ抵抗20を介して接続したワイアード・オア信号OD
は、ゲートアレイの出力信号Ｓの任意の１つがハイレベ
ルとなった場合にローレベルとなり、それ以外のときは
プルアップ抵抗20の働きでハイレベルとなる。よって第
１図の回路により各ゲートアレイ100,200,300の出力Ｓ
のワイアードオアをとることができ、第１図の回路の疑
似オープンドレイン回路として働く。

本発明の別の実施例を第５図（１）に示す。図で第１図
と同じ参照番号および信号は同じものをさす。第５図の
パルス回路1000Aにおいて、1120は10段の縦接続続され
たバッファゲート群であり、ゲートアレイの出力信号Ｓ
を遅延するのに用いる。第１図（１）の回路と第５図
（１）の回路の相違点は、第１図においてはラッチ120
のディレイを用いてスリーステートバッファ140のアウ
トプットイネーブル信号SOEを制御するための信号（SO
D）を作っているのに対し、第５図（１）ではゲート群1
120によるゲートディレイを用いることである。また第
５図（１）においては第１図のラッチ110で行なわれて
いるような出力信号のシステムクロックへの同期化は行
なわれないで、出力信号Ｓが直接オアゲート130および
バッファ140へ供給されている。スリーステートバッフ
ァ140のアウトプットイネーブルSOEは出力信号Ｓとその
ディレイ信号SGの論理和により作られる。

第５図（２）に第５図（１）の回路の動作タイミングを
示す。ここでTDはゲート群1120による遅延時間である。
ゲートアレイ100の出力SODはＳがハイレベルの間ローレ
ベルとなり、その後TDの間だけハイレベルとなる。その
他の期間には、SODはハイインピーダンス状態となる。
このローレベルからハイレベルへの変化は第１図の場合
と同様に高速に行なわれる。したがって、第１図の場合
と同様に、CMOSゲートアレイを用いて高速な疑似オープ
ンドレイン回路を構成できる。

第１図の回路はバス10上の信号をシステムクロックＴに
同期させる必要がある場合に使用されるが、第５図の回
路はシステムクロックに同期させなくても良い場合に使
用され、第１図の回路より少ないゲート数で実現でき
る。

〔発明の効果〕

本発明によれば、CMOSゲートアレイで疑似オープンドレ
イン回路を構成した場合のワイアード・オア信号の立ち
上がりのディレイをプルアップ抵抗及び回路の寄生容量
により決定される値（約100ns）からゲートディレイに
より決定される値（約10ns）に、１桁程度改善すること
が可能である。

また本発明の回路を使用すれば、回路のディレイはプル
アップ抵抗の値とは無関係となるため、プルアップ抵抗
の値を大きくすることができ、回路の低消費電力化に役
立つ。

【図面の簡単な説明】

第１図は本発明の１実施例を示す図である。第２図は第
１図の回路の動作のタイミングチャートである。第３図
（１）はドライバを用いた従来のオープンドレイン回路
の図、（２）はその動作タイミングチャート、第４図
（１）はトライステートバッファを用いた従来の疑似オ
ープンドレイン回路の図、（２）はその動作のタイミン
グチャートである。第５図（１）は本発明の他の実施例
を示す図、（２）はその動作のタイミングチャートであ
る。 140……疑似オープンドレイン信号を出力するためのス
リーステートバッファ、110,120……レジスタ、1120…
…バッファゲート群。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 浩光 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 平１−290313（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のCMOSゲートアレイの出力部にそれぞ
   れスリーステートバッファ140を備え、上記それぞれの
   スリーステートバッファの出力信号SODがワイアード・
   オアされて共通のプルアップ抵抗20に接続されたCMOS疑
   似オープンドレイン回路において、 上記複数のCMOSゲートアレイは、それぞれ、 上記CMOSゲートアレイの内部から出力される出力信号Ｓ
   をシステムクロックＴに同期させ、出力信号SDを出力す
   る第１のラッチ110と、 上記第１のラッチ110の出力信号SDを上記システムクロ
   ックＴに同期して１クロック遅延させ、出力信号SDDを
   出力する第２のラッチ120と、 上記第１のラッチ120の出力信号SDと上記第２のラッチ
   の出力信号SDDの論理和をとり、出力信号SOEを出力する
   オアゲート140を備え、 上記スリーステートバッファ140は、入力信号として上
   記第１のラッチ110の出力信号SDを入力し、イネーブル
   信号として上記オアゲート140の出力信号SOEを入力し
   て、出力信号SODを出力するように構成され、 上記スリーステートバッファ140の出力信号SODは、入力
   信号として入力された上記第１のラッチの出力信号SDが
   ハイレベルの間ローレベルを保ち、その後上記第１のラ
   ッチの出力信号SDがローレベルとなると、イネーブル信
   号として入力された上記オアゲート140の出力信号SOEが
   引き続いてハイレベルにある１サイクルの間だけハイレ
   ベルとなった後、ハイインピーダンス状態となるように
   構成されたことを特徴とするCMOS疑似オープンドレイン
   回路。