JPH03247138A - Frame synchronizing device - Google Patents

Frame synchronizing device

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JPH03247138A
JPH03247138A JP2046131A JP4613190A JPH03247138A JP H03247138 A JPH03247138 A JP H03247138A JP 2046131 A JP2046131 A JP 2046131A JP 4613190 A JP4613190 A JP 4613190A JP H03247138 A JPH03247138 A JP H03247138A
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JP
Japan
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frame
frame synchronization
circuits
frame synchronizing
synchronization
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JP2046131A
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Japanese (ja)
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JP2776606B2 (en
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Mikio Yamashita
幹夫 山下
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NEC Corp
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NEC Corp
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Abstract

PURPOSE:To prevent plural frame synchronization positions from being detected by bringing all frame synchronization circuits into the state of out of synchronism forcibly when one of plural frame synchronizing circuits for parallel expansion data is in the state of frame synchronization state. CONSTITUTION:First, 2nd and n-th frame synchronizing circuits 1, 2, 3 for parallel expansion data execute the monitor of n-phase of parallel expansion data and output a frame synchronizing probability state signal (SYNC) at the establishment of frame synchronization. Moreover, a means bringing the circuit into out of frame synchronism forcibly with an external control signal (REC) is provided. A 1st OR gate d receives outputs of all frame synchronizing circuits SYNC except the 1st frame synchronizing circuit 1 and the REC output connects to the input of the 1st frame synchronizing circuit 1. Thus, when the synchronization of any of the frame synchronizing circuits is established, all the other frame synchronizing circuits are brought forcibly into out of synchronism.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信方式に用いるフレーム同期装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a frame synchronization device used in a digital communication system.

〔従来の技術〕[Conventional technology]

従来のフレーム同期装置は、並列展開データ用の複数の
フレーム同期回路により構成されているが、フレーム同
期回路の１つがフレーム同期状態の時に他のフレーム同
期回路に対して何の制御も行っていない。A conventional frame synchronization device is composed of multiple frame synchronization circuits for parallel expansion data, but when one of the frame synchronization circuits is in a frame synchronization state, it does not perform any control over the other frame synchronization circuits. .

第２図は従来のフレーム同期装置の一例を説明するため
の図である。第２図（ａ）のようなデータ系列中のフレ
ームバタン（ｆｘ〜ｆ４）を検出したフレーム同期を確
立する際データ伝送速度が特に大きい場合にそままの速
度で処理行なうと回路の消費電力が大きくなるため、ま
ずデータの並列展開を行なって速度を落とした状態でフ
レーム同期を確立することが考えられる。フレーム同期
が確立されない状態で無理に並列展開を行なうとフレー
ムパターンのワードの区切りが分かれないために、第２
図（ｂ）、（ｃ）、（ｄ）などのようにフレームパター
ンが分かれ分かれになってしまうことが起こる。そこで
ｎ並列展開を行ってフレーム同期確立を行う場合、並列
展開データ用のフレーム同期回路をｎ個用意し、各々に
ついて第２図（ｂ）、（ｃ）、（ｄ）の太線の枠がワー
ドの区切りになるものとしてｎ相の監視を行なえば、い
ずれかの相でフレームバタンを検出できるので、この方
法によって同期確立のできた並列展開データ用のフレー
ム同期回路からの出力をフレーム同期出力として採用す
ればよい。FIG. 2 is a diagram for explaining an example of a conventional frame synchronization device. When establishing frame synchronization after detecting frame bumps (fx to f4) in a data series as shown in Figure 2 (a), if the data transmission speed is particularly high, if processing is performed at the same speed, the power consumption of the circuit will be reduced. Because of the large size, it may be possible to establish frame synchronization by first performing parallel data expansion to reduce the speed. If you forcibly perform parallel expansion without establishing frame synchronization, the words of the frame pattern will not be separated, so the second
Frame patterns may become separated as shown in Figures (b), (c), and (d). Therefore, when establishing frame synchronization by performing n parallel expansions, prepare n frame synchronization circuits for parallel expansion data, and for each frame, the thick line frames in Figure 2 (b), (c), and (d) are words. By monitoring the n-phase as a delimiter, it is possible to detect a frame slam in either phase, so the output from the frame synchronization circuit for parallel expanded data that has been synchronized using this method is used as the frame synchronization output. do it.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のフレーム同期装置は、並列展開データ用
の複数フレーム同期回路の１つがフレーム同期状態の時
に他のフレーム同期回路を強制的に同期外れにすること
をしていないため、正規のフレーム位置以外に擬似的に
フレームバタンか出現した場合、２つ以上のフレーム同
期回路が同期状態になり、フレーム位置が２個所以上検
出されるという問題点があった。具体例として、第３図
（ａ＞に示すようにｆ１〜ｆ４で示される真のフレーム
バタンとｆｌ’〜ｆ４′で示される偽のフレームバタン
か現われ、第３図（ｂ）のように並列展開された場合、
本来は１つのフレーム同期回路のみが同期確立すべきと
ころ、他のフレーム同期回路もｆ１′〜で４′を見て同
期確立してしまうという問題点があった。The above-mentioned conventional frame synchronization device does not force the other frame synchronization circuits out of synchronization when one of the multiple frame synchronization circuits for parallel expanded data is in the frame synchronization state. In addition, if a false frame slam appears, there is a problem in that two or more frame synchronization circuits become synchronized and two or more frame positions are detected. As a specific example, as shown in Fig. 3 (a), a true frame stamp indicated by f1 to f4 and a false frame stamp indicated by fl' to f4' appear, and they are parallel as shown in Fig. 3 (b). If expanded,
Originally, only one frame synchronization circuit should establish synchronization, but there was a problem in that the other frame synchronization circuits also established synchronization by seeing 4' at f1'.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のフレーム同期装置は、並列展開データ用の複数
のフレーム同期回路と、このフレーム同期回路の１つが
フレーム同期状態のとき他の全ての前記フレーム同期回
路を強制的に同期外れにする手段を有することを特徴と
している。The frame synchronization device of the present invention includes a plurality of frame synchronization circuits for parallel expanded data, and means for forcibly bringing all other frame synchronization circuits out of synchronization when one of the frame synchronization circuits is in a frame synchronization state. It is characterized by having

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

並列展開データ用の第１と第２及び第ｎのフレーム同期
回路１，２．３は、第２図は示すような並列展開データ
のｎ相監視を行ない、各々フレーム同期確立時にフレー
ム同期確立状態信号（以下５ＹＮＣと記す）を出力する
。又、外部からの制御信号（以下Ｒ，ＥＣを記す）によ
り強制的にフレーム同期外れとする手段を有している。The first, second and n-th frame synchronization circuits 1, 2.3 for parallel expansion data monitor the n-phase of parallel expansion data as shown in FIG. A signal (hereinafter referred to as 5YNC) is output. It also has means for forcibly causing frame synchronization to occur using external control signals (hereinafter referred to as R and EC).

第１の０Ｒゲート４は第１のフレーム同期回路１を除く
全てのフレーム同期回路５ＹＮＣ出力を入力としＲＥＣ
出力は第１のフレーム同期回路１の入力に接続されてい
る。第２図のＯＲゲート５〜第ｎのＯＲゲート６も同様
に対応するフレーム同期回路を除く全てのフレーム同期
回路５ＹＮＣ出力を入力とし、そのＲＦＣ出力を対応す
るフレーム同期回路を入力に接続されている。The first 0R gate 4 inputs the YNC outputs of all the frame synchronization circuits 5 except the first frame synchronization circuit 1, and performs REC.
The output is connected to the input of the first frame synchronization circuit 1. Similarly, the OR gates 5 to n-th OR gate 6 in FIG. There is.

このようにすると、いずれかのフレーム同期回路が同期
確立すると、他の全てのフレーム同期回路を強制的に同
期外れにするため、最初にフレーム同期を確立したフレ
ーム位置以外にフレーム位置が検出されるここが排除す
ることができる。In this way, if any frame synchronization circuit establishes synchronization, all other frame synchronization circuits will be forced out of synchronization, so frame positions other than the frame position where frame synchronization was first established will be detected. This can be eliminated.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、並列展開データ用複数フ
レーム同期回路のうち１つがフレーム同期状態の時に他
の全てのフレーム同期回路を強制的に同期外れにする手
段を備えることにより、複数のフレーム同期位置が検出
されることを排除できるという効果を有する。As explained above, the present invention provides means for forcibly bringing all other frame synchronization circuits out of synchronization when one of the multiple frame synchronization circuits for parallel expanded data is in a frame synchronization state. This has the effect of eliminating detection of the synchronized position.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例のプロ・ンク図、第２図（ａ
）〜（ｄ）はフレーム同期回路の動作を説明するための
図、第３図は（ａ）、（ｂ）は従来のフレーム同期装置
の一例を説明するための図である。 １．２．３・・・第１．第２．第ｎのフレーム同期回路
、４，５．６・・・ＯＲゲート。Figure 1 is a professional diagram of one embodiment of the present invention, and Figure 2 (a
) to (d) are diagrams for explaining the operation of a frame synchronization circuit, and FIGS. 3A and 3B are diagrams for explaining an example of a conventional frame synchronization device. 1.2.3... 1st. Second. nth frame synchronization circuit, 4, 5, 6...OR gate.

Claims (1)

【特許請求の範囲】 １、並列展開データ用の複数のフレーム同期回路と、こ
のフレーム同期回路の１つがフレーム同期状態のとき他
の全ての前記フレーム同期回路を強制的に同期外れにす
る手段を有することを特徴とするフレーム同期装置。 ２、フレーム同期状態になった前記フレーム同期回路が
信号を複数のＯＲゲートに入力し、前記ＯＲゲートから
の出力により他の全てのフレーム同期回路を同期外れに
することを特徴とする請求項１記載のフレーム同期装置
。[Claims] 1. A plurality of frame synchronization circuits for parallel expanded data, and means for forcibly bringing all other frame synchronization circuits out of synchronization when one of the frame synchronization circuits is in a frame synchronization state. A frame synchronization device comprising: 2. Claim 1, wherein the frame synchronization circuit in the frame synchronization state inputs signals to a plurality of OR gates, and the output from the OR gate causes all other frame synchronization circuits to become out of synchronization. Frame synchronizer as described.
JP2046131A 1990-02-26 1990-02-26 Frame synchronizer Expired - Lifetime JP2776606B2 (en)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260333A (en) * 1987-04-17 1988-10-27 Fujitsu Ltd Frame synchronizing circuit
JPS63260332A (en) * 1987-04-17 1988-10-27 Fujitsu Ltd Synchronizing system
JPS6468038A (en) * 1987-09-08 1989-03-14 Toshiba Corp Frame synchronization detector

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JP2776606B2 (en) 1998-07-16

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