JPH02146200A - 電気的に消去可能なプログラマブルロム装置 - Google Patents
電気的に消去可能なプログラマブルロム装置Info
- Publication number
- JPH02146200A JPH02146200A JP63299962A JP29996288A JPH02146200A JP H02146200 A JPH02146200 A JP H02146200A JP 63299962 A JP63299962 A JP 63299962A JP 29996288 A JP29996288 A JP 29996288A JP H02146200 A JPH02146200 A JP H02146200A
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- Japan
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 7
- 208000011580 syndromic disease Diseases 0.000 abstract description 15
- 230000005856 abnormality Effects 0.000 abstract description 4
- 238000012423 maintenance Methods 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電気的に消去可能なプログラマブルロム（ＥＥ
ＰＲＯＭ）装置に関し、特に誤り検出・訂正（ＦＣＣ）
回路で構成されるＥＥＰＲＯＭ装置に関する。
ＰＲＯＭ）装置に関し、特に誤り検出・訂正（ＦＣＣ）
回路で構成されるＥＥＰＲＯＭ装置に関する。
［従来の技術］
一般に、ＥＥＰＲＯＭ装置は書込み・消去を繰り返すこ
とによりメモリセルが破壊されて、データが失われると
いう欠点を有している。これに対する対策としてＦＣＣ
回路を有するＥＥＰＲＯＭ装置が作られている。このＦ
ＣＣ回路は、例えば、８ビツトのデータに４ビツトの冗
長データを付加したハミングコードな取り扱う。この例
では、本来の８ビツトのデータと４ビツトの冗長データ
との合計１２ビツトのうち仮に１ビツトに対応するメモ
リセルが破壊されても元の８ビツトデータを復元できる
。この様にしてＦＣＣ回路をもつＥＥＰＲＯＭ装置は高
い信頼性を得ている。
とによりメモリセルが破壊されて、データが失われると
いう欠点を有している。これに対する対策としてＦＣＣ
回路を有するＥＥＰＲＯＭ装置が作られている。このＦ
ＣＣ回路は、例えば、８ビツトのデータに４ビツトの冗
長データを付加したハミングコードな取り扱う。この例
では、本来の８ビツトのデータと４ビツトの冗長データ
との合計１２ビツトのうち仮に１ビツトに対応するメモ
リセルが破壊されても元の８ビツトデータを復元できる
。この様にしてＦＣＣ回路をもつＥＥＰＲＯＭ装置は高
い信頼性を得ている。
［発明か解決しようとする問題点コ
しかしながら上述したＦＣＣ回路を有するＥＥＰＲＯＭ
装置でもＦＣＣ回路が訂正し得るビット数以上のセルが
破壊された場合には正しいデータを復元できない。例え
は、８ビツトのデータに４ビツトの冗長データを付加し
たハミングコードの場合、合計１２ビツトのうちの２ビ
ツトが破壊されると正しいデータは復元されない。とこ
ろが、このメモリビットの破壊はデータの消去・書込み
の繰り返しにともなって徐々に進行し、従来のＥＣＣ回
路を有するＥＥＰＲＯＭ装置では仮に１ビツトの破壊が
生じてもＥＣＣ回路により正しいデータはしばらくの間
得られてはいても、メモリセルの一部にすてに破壊が生
じていることが検知できないので、さらに破壊が進行し
、正しいデータが得られなくなって初めてＥＥＰＲＯＭ
装置の異常が知れるという問題点がある。
装置でもＦＣＣ回路が訂正し得るビット数以上のセルが
破壊された場合には正しいデータを復元できない。例え
は、８ビツトのデータに４ビツトの冗長データを付加し
たハミングコードの場合、合計１２ビツトのうちの２ビ
ツトが破壊されると正しいデータは復元されない。とこ
ろが、このメモリビットの破壊はデータの消去・書込み
の繰り返しにともなって徐々に進行し、従来のＥＣＣ回
路を有するＥＥＰＲＯＭ装置では仮に１ビツトの破壊が
生じてもＥＣＣ回路により正しいデータはしばらくの間
得られてはいても、メモリセルの一部にすてに破壊が生
じていることが検知できないので、さらに破壊が進行し
、正しいデータが得られなくなって初めてＥＥＰＲＯＭ
装置の異常が知れるという問題点がある。
［発明の従来技術に対する相違点コ
上述した従来のＥＥＰＲＯＭ装置に対して、本発明はＥ
ＣＣ回路により正しいデータが復元できる場合であって
も、メモリセルの全ビットが正常であるか否かを知るこ
とができるという相違点を有する。
ＣＣ回路により正しいデータが復元できる場合であって
も、メモリセルの全ビットが正常であるか否かを知るこ
とができるという相違点を有する。
［問題点を解決するための手段］
本発明の要旨は電気的に消去可能なプログラマブルロム
セルのアレイと、該プログラマブルロムセルのアレイか
ら読出されたデータに基づき該データを構成するビット
の誤りを検出する誤り検出訂正回路とを有する電気的に
消去可能なプログラマブルロム装置において、上記誤り
検出訂正回路がビットの誤りを検出したとき該検出結果
に基づき警告信号を出力する論理回路を備えたことであ
る。
セルのアレイと、該プログラマブルロムセルのアレイか
ら読出されたデータに基づき該データを構成するビット
の誤りを検出する誤り検出訂正回路とを有する電気的に
消去可能なプログラマブルロム装置において、上記誤り
検出訂正回路がビットの誤りを検出したとき該検出結果
に基づき警告信号を出力する論理回路を備えたことであ
る。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図である。図中
、１が本実施例に特有の論理和回路を示し、２はＥＥＰ
ＲＯＭセルアレイ、３はセレクタ、５はシンドローム発
生回路、７は誤りベクトル発生回路、９はエラー訂正回
路である。
、１が本実施例に特有の論理和回路を示し、２はＥＥＰ
ＲＯＭセルアレイ、３はセレクタ、５はシンドローム発
生回路、７は誤りベクトル発生回路、９はエラー訂正回
路である。
この第１実施例の動作は次の通りである。ＥＥＰＲＯＭ
’Ｅ７置からデータを読出すには、まずセレクタ３によ
りＥＥＰＲＯＭセルアレイ２中の読出すべきアドレスに
対応するセルが選択され、本来のデータと同じビット数
を持つ主データ１１及び冗長データ４が出力される。こ
れら出力されたデータはシンドローム発生回路５に入力
される。シンドローム発生回路５は入力された主データ
１１及び冗長データ４に基づき、シンドローム６を発生
する。このとき選択されたセルがすべて正常で、主デー
タ１１及び冗長データ４が全く損なわれてなければ、シ
ンドローム６は全て「０」となる。
’Ｅ７置からデータを読出すには、まずセレクタ３によ
りＥＥＰＲＯＭセルアレイ２中の読出すべきアドレスに
対応するセルが選択され、本来のデータと同じビット数
を持つ主データ１１及び冗長データ４が出力される。こ
れら出力されたデータはシンドローム発生回路５に入力
される。シンドローム発生回路５は入力された主データ
１１及び冗長データ４に基づき、シンドローム６を発生
する。このとき選択されたセルがすべて正常で、主デー
タ１１及び冗長データ４が全く損なわれてなければ、シ
ンドローム６は全て「０」となる。
このシンドローム６は誤りベクトル発生回路７へ入力さ
れ、誤りベクトル発生回路７でシンドローム６が解読さ
れ主データ１１及び冗長データ４のどのビットに誤りが
あるかを示す誤りベクトル８が生成される。この時主デ
ータ１１中に誤りが存在する場合にはエラー訂正回路９
で主データ１１の誤りを修正して正しいデータ１０が出
力される。
れ、誤りベクトル発生回路７でシンドローム６が解読さ
れ主データ１１及び冗長データ４のどのビットに誤りが
あるかを示す誤りベクトル８が生成される。この時主デ
ータ１１中に誤りが存在する場合にはエラー訂正回路９
で主データ１１の誤りを修正して正しいデータ１０が出
力される。
これらの動作と同時にシンドローム６は論理和回路１に
入力される。この時主データ１１または冗長データ４に
誤りがある場合はシンドローム６は少なくとも１ビツト
が「１」となるので論理和回路１の出力すなわち警告信
号１１は「１」となる。
入力される。この時主データ１１または冗長データ４に
誤りがある場合はシンドローム６は少なくとも１ビツト
が「１」となるので論理和回路１の出力すなわち警告信
号１１は「１」となる。
第２図は本発明の第２実施例を示す回路図である。第２
実施例は第１実施例にフリップフロップ１２を追加した
ものである。論理和回路１の出力はフリップフロップ１
２のセット入力へ人力され、フリッププロップのＱ出力
が警告信号とされる。
実施例は第１実施例にフリップフロップ１２を追加した
ものである。論理和回路１の出力はフリップフロップ１
２のセット入力へ人力され、フリッププロップのＱ出力
が警告信号とされる。
第２実施例ではフリップフロップ１２により論理和回路
１の出力が積算されるため、リセット信号１３によりフ
リップフコツブ１２をイニシャライズしておけば、その
後読出されたＥＥＰＲＯＭデータ中のセル、いずれか一
つにでも異常があれば警告信号１１が「１」となるので
、警告信号１１を検査する回数をへらすことができる。
１の出力が積算されるため、リセット信号１３によりフ
リップフコツブ１２をイニシャライズしておけば、その
後読出されたＥＥＰＲＯＭデータ中のセル、いずれか一
つにでも異常があれば警告信号１１が「１」となるので
、警告信号１１を検査する回数をへらすことができる。
［発明の効果コ
以上説明したように本発明はＥＥＰＲＯＭ装置からデー
タを読出し時に発生されるシンドロームの全ビットの論
理和をとる論理回路を有することにより、ＥＥＰＲＯＭ
装置は正しいデータを出力するが、セルの一部には異常
があるという状態を知ることができ、ＥＥＰＲＯＭ装置
を使用するシステムが、ＥＥＰＲＯＭセルの破壊により
誤動作に至る前にＥＥＰＲＯＭの交換等の保守を可能な
らしめる効果がある。
タを読出し時に発生されるシンドロームの全ビットの論
理和をとる論理回路を有することにより、ＥＥＰＲＯＭ
装置は正しいデータを出力するが、セルの一部には異常
があるという状態を知ることができ、ＥＥＰＲＯＭ装置
を使用するシステムが、ＥＥＰＲＯＭセルの破壊により
誤動作に至る前にＥＥＰＲＯＭの交換等の保守を可能な
らしめる効果がある。
８ ・
９ 拳
Claims (1)
- 【特許請求の範囲】 電気的に消去可能なプログラマブルロムセルのアレイと
、該プログラマブルロムセルのアレイから読出されたデ
ータに基づき該データを構成するビットの誤りを検出す
る誤り検出訂正回路とを有する電気的に消去可能なプロ
グラマブルロム装置において、 上記誤り検出訂正回路がビットの誤りを検出したとき該
検出結果に基づき警告信号を出力する論理回路を備えた
ことを特徴とする電気的に消去可能なプログラマブルロ
ム装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299962A JPH02146200A (ja) | 1988-11-28 | 1988-11-28 | 電気的に消去可能なプログラマブルロム装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299962A JPH02146200A (ja) | 1988-11-28 | 1988-11-28 | 電気的に消去可能なプログラマブルロム装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146200A true JPH02146200A (ja) | 1990-06-05 |
Family
ID=17879072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299962A Pending JPH02146200A (ja) | 1988-11-28 | 1988-11-28 | 電気的に消去可能なプログラマブルロム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146200A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289599A (ja) * | 1991-01-10 | 1992-10-14 | Nec Corp | 不揮発性メモリ |
| US6088261A (en) * | 1997-08-12 | 2000-07-11 | Nippon Steel Corporation | Semiconductor storage device |
| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
| JP2010527094A (ja) * | 2007-05-14 | 2010-08-05 | サムスン エレクトロニクス カンパニー リミテッド | データ読取装置およびその方法 |
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187199A (ja) * | 1985-02-14 | 1986-08-20 | Nec Corp | 半導体メモリ− |
| JPS62217499A (ja) * | 1986-03-05 | 1987-09-24 | Canon Inc | カメラの制御装置 |
-
1988
- 1988-11-28 JP JP63299962A patent/JPH02146200A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187199A (ja) * | 1985-02-14 | 1986-08-20 | Nec Corp | 半導体メモリ− |
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| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
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| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
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