JPH03250494A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03250494A JPH03250494A JP2046999A JP4699990A JPH03250494A JP H03250494 A JPH03250494 A JP H03250494A JP 2046999 A JP2046999 A JP 2046999A JP 4699990 A JP4699990 A JP 4699990A JP H03250494 A JPH03250494 A JP H03250494A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ワード線に供給する電圧をクランプするクラ
ンプ回路を備えたＥＰＲＯＭ（イレイサブルプログラマ
ブルリードオンリーメモリ）あるいはＥＰＬ（イレイサ
ブルプログラマプルロジック）等の半導体記憶装置に関
する。
ンプ回路を備えたＥＰＲＯＭ（イレイサブルプログラマ
ブルリードオンリーメモリ）あるいはＥＰＬ（イレイサ
ブルプログラマプルロジック）等の半導体記憶装置に関
する。
し従来の技術］
ＥＰ ＲＯＭあるいはＥＰＬは、論理回路を使用者が独
自に組むことができるという利点があり広く用いられて
いる。
自に組むことができるという利点があり広く用いられて
いる。
例えば従来はＥＰＲＯＭにあっては第４図に示すように
、情報を記憶する半導体記憶素子であるＦΔＭＯＳトラ
ンジスタ（フローティングゲートアバランシュＭＯＳト
ランジスタ） Ｉ ａ、 Ｉ ｂ、 Ｉ ｃ。
、情報を記憶する半導体記憶素子であるＦΔＭＯＳトラ
ンジスタ（フローティングゲートアバランシュＭＯＳト
ランジスタ） Ｉ ａ、 Ｉ ｂ、 Ｉ ｃ。
Ｉｄ、・・（代表してＦ’ＡＭＯ９）ランジスタ１と記
す）がマトリクス状に配列され、ＦＡＭＯ５Ｉ−ランジ
スタＩａ、Ｉｃ・・・のドレインは共通したビット線２
ａに接続され、ＲＡＭ０ＳＩ−ランンスタ１ｂ、１ｄ・
・・のトレインは共通したビット線２ｂに接続され、Ｆ
ＡＭＯ９トランジスタＩａ、Ｉｂ・・のゲートは共通し
たワード線３ａに接続され、ＦＡＭＯＳトランジスタｔ
ｃ、ｔａ・・・のゲートは共通したワード線３ｂに接続
され、各１’；’ＡＭＯ９ｈランジスタｌのソースは接
地されている。又、それぞれのビット線２には、それぞ
れのＲＡＭ０９）ランジスタ１より読み出された情報を
増幅するセンスアンプ４が接続されている。又、それぞ
れのワード線３にはワード線を駆動するワード線ドライ
ブ回路５が接続され、これらのワード線ドライブ回路５
には電源（Ｖｃｃ）１５が接続される。尚、上述した回
路構成は、説明に必要な構成部分を選択し図示及び説明
したものであり、その他ＥＰＲＯＭとして必要な回路構
成は当然に備えている。このことは第４図を参考とする
、後述する本発明の実施例においてら同様である。
す）がマトリクス状に配列され、ＦＡＭＯ５Ｉ−ランジ
スタＩａ、Ｉｃ・・・のドレインは共通したビット線２
ａに接続され、ＲＡＭ０ＳＩ−ランンスタ１ｂ、１ｄ・
・・のトレインは共通したビット線２ｂに接続され、Ｆ
ＡＭＯ９トランジスタＩａ、Ｉｂ・・のゲートは共通し
たワード線３ａに接続され、ＦＡＭＯＳトランジスタｔ
ｃ、ｔａ・・・のゲートは共通したワード線３ｂに接続
され、各１’；’ＡＭＯ９ｈランジスタｌのソースは接
地されている。又、それぞれのビット線２には、それぞ
れのＲＡＭ０９）ランジスタ１より読み出された情報を
増幅するセンスアンプ４が接続されている。又、それぞ
れのワード線３にはワード線を駆動するワード線ドライ
ブ回路５が接続され、これらのワード線ドライブ回路５
には電源（Ｖｃｃ）１５が接続される。尚、上述した回
路構成は、説明に必要な構成部分を選択し図示及び説明
したものであり、その他ＥＰＲＯＭとして必要な回路構
成は当然に備えている。このことは第４図を参考とする
、後述する本発明の実施例においてら同様である。
ワード線ドライブ回路５は、Ｐチャンネルのトランジス
タ】１、】２、及びＮヂャンネルのトランジスタ１３よ
り構成され、電源１５がトランジスタ１１及び１２のソ
ースに接続され、トランジスタ１１のドレインはトラン
ジスタ１２及び１３のゲートに接続され、トランジスタ
１２のトレインはワード線３及びトランジスタＩ３のド
レインに接続され、トランジスタ１３のソースは接地さ
れている。又、トランジスタ１１のゲートはワード線３
に接続されている。
タ】１、】２、及びＮヂャンネルのトランジスタ１３よ
り構成され、電源１５がトランジスタ１１及び１２のソ
ースに接続され、トランジスタ１１のドレインはトラン
ジスタ１２及び１３のゲートに接続され、トランジスタ
１２のトレインはワード線３及びトランジスタＩ３のド
レインに接続され、トランジスタ１３のソースは接地さ
れている。又、トランジスタ１１のゲートはワード線３
に接続されている。
［発明が解決しようとする課題］
このようなＰＡＭＯＳトランジスタｌにおいて、ＲＡＭ
０Ｓ＋−ランジスタｌのフローティングゲートへの電荷
注入により高くされるしきい値電圧は、約３ないし３．
５ボルト程度である。一方、上記フローティングゲート
への電荷注入が行なわれないＲＡＭ０Ｓトランジスタｌ
のしきい値電圧は約１ないし１．５ポル）・程度であり
、高いしきい値電圧と低いしきい値電圧との差は約２ボ
ルトという低い電圧値となってしまう。この高いしきい
値電圧と低いしきい値電圧との差は、Ｅ Ｐ ＲＯＭ等
の微細化に伴いしだいに小さくなってきている。
０Ｓ＋−ランジスタｌのフローティングゲートへの電荷
注入により高くされるしきい値電圧は、約３ないし３．
５ボルト程度である。一方、上記フローティングゲート
への電荷注入が行なわれないＲＡＭ０Ｓトランジスタｌ
のしきい値電圧は約１ないし１．５ポル）・程度であり
、高いしきい値電圧と低いしきい値電圧との差は約２ボ
ルトという低い電圧値となってしまう。この高いしきい
値電圧と低いしきい値電圧との差は、Ｅ Ｐ ＲＯＭ等
の微細化に伴いしだいに小さくなってきている。
よって、読み出し動作においてワード線３に約６ボルト
の読み出し電圧が印加されると、」二足高いしきい値電
圧とされたＦＡＭＯＳトランジスタ１についてもドレイ
ン−ソース間にリーク電流が流れ、低いしきい値電圧を
有するＦ’ＡＭＯＳトランジスタ１より読み出された記
憶情報との０．１の判定が困難となるという問題点があ
る。
の読み出し電圧が印加されると、」二足高いしきい値電
圧とされたＦＡＭＯＳトランジスタ１についてもドレイ
ン−ソース間にリーク電流が流れ、低いしきい値電圧を
有するＦ’ＡＭＯＳトランジスタ１より読み出された記
憶情報との０．１の判定が困難となるという問題点があ
る。
特に、ＥＰＬにおいては同一のビット線に共通につなが
るＦＡＭＯＳトランジスタ１のうち、半数のＦＡＭＯＳ
トランジスタｌのゲートの電位が電源Ｖｃｃの電位であ
る。このため、高いしきい値電圧を有する各ＦＡＭＯ６
トランジスタ１より流れるリーク電流の総和値は大きく
なり、上述したような現象がＥＰＲＯＭに比べ起こりや
すい。
るＦＡＭＯＳトランジスタ１のうち、半数のＦＡＭＯＳ
トランジスタｌのゲートの電位が電源Ｖｃｃの電位であ
る。このため、高いしきい値電圧を有する各ＦＡＭＯ６
トランジスタ１より流れるリーク電流の総和値は大きく
なり、上述したような現象がＥＰＲＯＭに比べ起こりや
すい。
このような現象を回避するためには、記憶素子への書き
込み効率を向上させ注入されるチャーン量を確保するこ
とが考えられるが、半導体記憶メモリの微細化に伴い物
理的に困難となっている。
込み効率を向上させ注入されるチャーン量を確保するこ
とが考えられるが、半導体記憶メモリの微細化に伴い物
理的に困難となっている。
尚、上述したような問題点を解決する発明として、特開
昭６２−１１９２号公報に開示されるものがあるが、上
記公報に開示される発明は、ワード線に印加される電圧
を制御するクランプ回路をそれぞれのワード線毎に備え
るものであり、半導体記憶装置を構成する記憶素子部の
大きさが過大になるという問題点かある。
昭６２−１１９２号公報に開示されるものがあるが、上
記公報に開示される発明は、ワード線に印加される電圧
を制御するクランプ回路をそれぞれのワード線毎に備え
るものであり、半導体記憶装置を構成する記憶素子部の
大きさが過大になるという問題点かある。
本発明は、上述したような問題点を解決するためになさ
れたもので、高いしきい値となっている記憶素子に対し
て読み出し電圧がそのしきい値付近となっても記憶素子
が誤動作せず、かつ従来のＥＰＲＯＭやＥＰＬの記憶回
路部分を変更する必要がなく記憶回路部分の微少化か可
能なワード線りランプ回路を備えた半導体記憶装置を提
供することを目的とする。
れたもので、高いしきい値となっている記憶素子に対し
て読み出し電圧がそのしきい値付近となっても記憶素子
が誤動作せず、かつ従来のＥＰＲＯＭやＥＰＬの記憶回
路部分を変更する必要がなく記憶回路部分の微少化か可
能なワード線りランプ回路を備えた半導体記憶装置を提
供することを目的とする。
「課題を解決するだめの手段〕
本発明は、ワード線に読出電圧を印加して半導体の記憶
素子の記憶情報を読み出す半導体記憶装置において、 ワード線に読出電圧を印加する場合、上記記憶素子の比
較的高いしきい値電圧値近傍にワード線の読出電圧を制
御する１つのワード線りランプ回路を、複数本のワード
線に共通に備えたことを特徴とする。
素子の記憶情報を読み出す半導体記憶装置において、 ワード線に読出電圧を印加する場合、上記記憶素子の比
較的高いしきい値電圧値近傍にワード線の読出電圧を制
御する１つのワード線りランプ回路を、複数本のワード
線に共通に備えたことを特徴とする。
［作用］
ワード線りランプ回路は、高いしきい値電圧を有してい
る記憶素子の記憶情報の読み出しが行なわれる際、上記
記憶素子へ上記しきい値以上の読出電圧が印加しないよ
うにしきい値電圧以上の電圧が作用したときにはワード
線への読出電圧の印加を中止するように作用する。さら
に、上記クランプ回路は、記憶素子構成部分とは別個の
部分に設けられる、複数本のワード線に読出電圧を供給
する電源部に設けられることより、記憶素子構成部分に
は変更を加える必要がない。
る記憶素子の記憶情報の読み出しが行なわれる際、上記
記憶素子へ上記しきい値以上の読出電圧が印加しないよ
うにしきい値電圧以上の電圧が作用したときにはワード
線への読出電圧の印加を中止するように作用する。さら
に、上記クランプ回路は、記憶素子構成部分とは別個の
部分に設けられる、複数本のワード線に読出電圧を供給
する電源部に設けられることより、記憶素子構成部分に
は変更を加える必要がない。
し実施例］
本発明の半導体記憶装置の一実施例を示す第１図におい
て、第４図と同じ構成部分については同じ符号を付し、
その説明を省略する。
て、第４図と同じ構成部分については同じ符号を付し、
その説明を省略する。
ゲートが接地され、ソースに電源１５が接続されるＰチ
ャンネルのＭＯＳトランジスタ１０のドレインは、上述
したようにＭＯＳトランジスタ１１及びＭＯＳ）ランジ
スタ１２のソースに接続されるとともにＮチャンネルの
ＭＯＳトランジスタ１６のドレイン及びゲートに接続さ
れる。このトランジスタ１６のソースは、アノードが接
地された定電圧ダイオード１７のカソードに接続される
。
ャンネルのＭＯＳトランジスタ１０のドレインは、上述
したようにＭＯＳトランジスタ１１及びＭＯＳ）ランジ
スタ１２のソースに接続されるとともにＮチャンネルの
ＭＯＳトランジスタ１６のドレイン及びゲートに接続さ
れる。このトランジスタ１６のソースは、アノードが接
地された定電圧ダイオード１７のカソードに接続される
。
又、トランジスタ１６は、ゲート電圧が約６ボルトに達
したときにオン状態となる。又、以上の構成部分、・ト
ランジスタ１０，１−ランジスタ１６及びダイオードＩ
７にてクランプ回路１８を形成している。
したときにオン状態となる。又、以上の構成部分、・ト
ランジスタ１０，１−ランジスタ１６及びダイオードＩ
７にてクランプ回路１８を形成している。
このようにクランプ回路１８を設けたＥＰＲＯＭの動作
を説明する。
を説明する。
ＥＰ ＲＯＭを構成するＦΔＭｏ５ｔは、」二連したよ
うに１あるいは０の情報が記憶され、そのしきい値電圧
は書き込まれる情報に対応して高く設定されているもの
、あるいは低く設定されているものが存在する。このよ
うなＦ’ＡＭＯ９Ｉに記憶された情報を読み出すために
、電源１５の電圧■ＣＣを上昇させるが、電源電圧Ｖｃ
ｃが約６ボルトに達した時点でトランジスタＩ６がオン
状態となり、電源１５より電流がトランジスタ＋０．１
６、定電圧ダイオード１７を介して流れ、又、定電圧ダ
イオード！７の定電圧作用により第２図に示すように電
源電圧Ｖｃｃは約６ボルト以」二に上昇することはない
。したがって、高いしきい値電圧となっているＦＡＭＯ
９Ｉにおいても電源電圧Ｖｃｃが約６ボルト以上に上昇
することが原因にてオン状態となるということはなくな
る。よって、ＲＡＭＯ８１よりリーク電流が流出するこ
とはなくなり、記憶情報の判定が困難となることはない
。
うに１あるいは０の情報が記憶され、そのしきい値電圧
は書き込まれる情報に対応して高く設定されているもの
、あるいは低く設定されているものが存在する。このよ
うなＦ’ＡＭＯ９Ｉに記憶された情報を読み出すために
、電源１５の電圧■ＣＣを上昇させるが、電源電圧Ｖｃ
ｃが約６ボルトに達した時点でトランジスタＩ６がオン
状態となり、電源１５より電流がトランジスタ＋０．１
６、定電圧ダイオード１７を介して流れ、又、定電圧ダ
イオード！７の定電圧作用により第２図に示すように電
源電圧Ｖｃｃは約６ボルト以」二に上昇することはない
。したがって、高いしきい値電圧となっているＦＡＭＯ
９Ｉにおいても電源電圧Ｖｃｃが約６ボルト以上に上昇
することが原因にてオン状態となるということはなくな
る。よって、ＲＡＭＯ８１よりリーク電流が流出するこ
とはなくなり、記憶情報の判定が困難となることはない
。
本発明の半導体記憶装置の第２の実施例を示す第３図に
おいて、第２図と同じ構成部分については同じ符号を付
しその説明を省略する。
おいて、第２図と同じ構成部分については同じ符号を付
しその説明を省略する。
電源１５はワード線ドライブ回路５への電圧印加を遮断
するＰチャンネルのＭＯＳトランジスタ２０のソースに
接続され、ＭＯＳ＋−ランジスタ２０のドレインはＭＯ
Ｓ）ランジスタ１１及び１２のソースに接続されるとと
もにＭＯＳトランジスタ２１のソースに接続される。ト
ランジスタ２０のゲートは、インバータを構成する、Ｐ
チャンネルのＭＯＳトランジスタ２３のドレイン及びＮ
チャンネルのＭＯＳトランジスタ２４のドレインが接続
される。尚、トランジスタ２３のソースは電源１５と同
電位である電源３３に接続され、トランジスタ２４のソ
ースは接地される。これらのトランジスタ２３及び２４
のゲートは、ともに電圧判定回路２５の出力端子に接続
される。電圧判定回路２５の入力端子には定電圧ダイオ
ード２６のカソードが接続され、該カソードが抵抗２７
を介して電源Ｉ５と同電位である電源３４に接続される
。
するＰチャンネルのＭＯＳトランジスタ２０のソースに
接続され、ＭＯＳ＋−ランジスタ２０のドレインはＭＯ
Ｓ）ランジスタ１１及び１２のソースに接続されるとと
もにＭＯＳトランジスタ２１のソースに接続される。ト
ランジスタ２０のゲートは、インバータを構成する、Ｐ
チャンネルのＭＯＳトランジスタ２３のドレイン及びＮ
チャンネルのＭＯＳトランジスタ２４のドレインが接続
される。尚、トランジスタ２３のソースは電源１５と同
電位である電源３３に接続され、トランジスタ２４のソ
ースは接地される。これらのトランジスタ２３及び２４
のゲートは、ともに電圧判定回路２５の出力端子に接続
される。電圧判定回路２５の入力端子には定電圧ダイオ
ード２６のカソードが接続され、該カソードが抵抗２７
を介して電源Ｉ５と同電位である電源３４に接続される
。
又、上記ダイオード２６のアノードは接地される。
このような電圧判定回路２５は、電源電圧Ｖｃｃが約６
ボルト以」二になったことを検知し、電圧判定回路２５
の出力端子よりそれまで送出していた■ルーベルの信号
からＬレベルに信号レベルを変化さＵ“る回路である。
ボルト以」二になったことを検知し、電圧判定回路２５
の出力端子よりそれまで送出していた■ルーベルの信号
からＬレベルに信号レベルを変化さＵ“る回路である。
又、トランジスタ２Ｉのドレインは７１４１５と同電位
である電源３Ｉに接続され、そのゲートはアノードが接
地されカソードが抵抗２８を介して電源１５と同電位で
ある電源３２に接続される定電圧ダイオード２２のカソ
ード側に接続される。
である電源３Ｉに接続され、そのゲートはアノードが接
地されカソードが抵抗２８を介して電源１５と同電位で
ある電源３２に接続される定電圧ダイオード２２のカソ
ード側に接続される。
以上の構成部分１５．２０ないし２８．３１ないし３４
にてクランプ回路３０を構成している。
にてクランプ回路３０を構成している。
このようなりランプ回路３０が設けられたＥＰｎＯＭの
動作を以下に説明する。
動作を以下に説明する。
上述した第１の実施例と同様に、ＦＡＭＯ９Ｉにはしき
い値電圧が高く設定されているものがあるとする。この
ような状態において、ＦＡＭＯ３ｌに記憶されている情
報を読み出すために電源１５．３１ないし３４の電圧Ｖ
ｃｃを上昇させる。電源電圧値Ｖｃｃが約６ボルトに達
しない状態のときには電圧判定回路２５は、Ｈレベルの
信号をトランジスタ２３及び２４のゲートに送出する。
い値電圧が高く設定されているものがあるとする。この
ような状態において、ＦＡＭＯ３ｌに記憶されている情
報を読み出すために電源１５．３１ないし３４の電圧Ｖ
ｃｃを上昇させる。電源電圧値Ｖｃｃが約６ボルトに達
しない状態のときには電圧判定回路２５は、Ｈレベルの
信号をトランジスタ２３及び２４のゲートに送出する。
よってトランジスタ２３はオフ状態であり、トランジス
タ２４はオン状態であるので、トランジスタ２０のゲー
トに印加される信号レベルは１７レベルとなる。よって
トランジスタ２０はオン状態であり、電源１５より電源
電圧ＶＣＣがワード線ドライブ回路５を介してワード線
３に印加される。
タ２４はオン状態であるので、トランジスタ２０のゲー
トに印加される信号レベルは１７レベルとなる。よって
トランジスタ２０はオン状態であり、電源１５より電源
電圧ＶＣＣがワード線ドライブ回路５を介してワード線
３に印加される。
電源電圧値Ｖｃｃが上昇し約６ボルトを超えたとき、電
圧判定回路２５がこれを検知する。そして電圧判定回路
２５は、電源電圧Ｖｃｃの値が約６ボルトに達しない状
態のときに送出していたＩ（レベルの信号を変更し、Ｌ
レベルの信号を送出する。
圧判定回路２５がこれを検知する。そして電圧判定回路
２５は、電源電圧Ｖｃｃの値が約６ボルトに達しない状
態のときに送出していたＩ（レベルの信号を変更し、Ｌ
レベルの信号を送出する。
よって、トランジスタ２３がオン状態となり、トランジ
スタ２４はオフ状態となる。よってトランジスタ２０の
ゲートにはトランジスタ２３を介してＨレベルの信号が
供給されるので、トランジスタ２０はオフ状態となる。
スタ２４はオフ状態となる。よってトランジスタ２０の
ゲートにはトランジスタ２３を介してＨレベルの信号が
供給されるので、トランジスタ２０はオフ状態となる。
したがって電源１５の電圧がワード線ドライブ回路５へ
印加されなくなる。このように、電源電圧値Ｖｃｃが約
６ボルトを超えた場合には、ワード線３には約６ポル）
・以上の電圧か印加されないこととなる。又、このとき
トランンスタ２０以後の信号線かフローティング状態と
なるのを防ぐために、トランジスタ２１に接続される電
源３１より所定量の電圧が上記信号線に印加される。し
たがって、上述した第１の実施例と同様に高いしきい値
電圧となっているＲ ＡＭＯ９Ｉにおいても電源電圧Ｖ
ｃｃか約６ボルト以上に上昇することが原因にてオン状
態となるということはなくなる。よって、」二連したよ
うに記憶情報の判定が困難となることはない。
印加されなくなる。このように、電源電圧値Ｖｃｃが約
６ボルトを超えた場合には、ワード線３には約６ポル）
・以上の電圧か印加されないこととなる。又、このとき
トランンスタ２０以後の信号線かフローティング状態と
なるのを防ぐために、トランジスタ２１に接続される電
源３１より所定量の電圧が上記信号線に印加される。し
たがって、上述した第１の実施例と同様に高いしきい値
電圧となっているＲ ＡＭＯ９Ｉにおいても電源電圧Ｖ
ｃｃか約６ボルト以上に上昇することが原因にてオン状
態となるということはなくなる。よって、」二連したよ
うに記憶情報の判定が困難となることはない。
尚、第１の実施例では電源電圧Ｖｃｃがクランプされた
ときには、電源１５よりトランジスタ１０、ｌ・ランジ
スタ１６、及びダイオード１７を介して大きな電流が流
れてしまうが、第２の実施例では、上述したようにトラ
ンジスタ２１を介して所定量の電圧が印加されるのみで
、ワード線ドライブ回路５を介して電流が流れることは
ないので、消費電力が少ないという利点がある。
ときには、電源１５よりトランジスタ１０、ｌ・ランジ
スタ１６、及びダイオード１７を介して大きな電流が流
れてしまうが、第２の実施例では、上述したようにトラ
ンジスタ２１を介して所定量の電圧が印加されるのみで
、ワード線ドライブ回路５を介して電流が流れることは
ないので、消費電力が少ないという利点がある。
このように本発明の半導体記憶装置では、高いしきい値
電圧を有する記憶素子において、そのしきい値電圧付近
以上の電圧が記憶素子のゲートに印加されないように電
源電圧の印加をクランプすることより、上記記憶素子が
誤動作することはない。さらに、すべてのワード線に電
圧を印加する電源部にクランプ回路を設けたことより、
記憶素子の構成部分に変更を加える必要がなく、したが
って記憶素子の構成部分は微細化を施すことができる。
電圧を有する記憶素子において、そのしきい値電圧付近
以上の電圧が記憶素子のゲートに印加されないように電
源電圧の印加をクランプすることより、上記記憶素子が
誤動作することはない。さらに、すべてのワード線に電
圧を印加する電源部にクランプ回路を設けたことより、
記憶素子の構成部分に変更を加える必要がなく、したが
って記憶素子の構成部分は微細化を施すことができる。
このことは」二連した公報に記載された発明では困難で
あり、本発明は上記公報の発明に比べ特別の効果を奏す
るしのである。
あり、本発明は上記公報の発明に比べ特別の効果を奏す
るしのである。
［発明の効果］
以上詳述したように本発明によれば、比較的高いしきい
値電圧を有している記憶素子の記憶情報を読み出す場合
、クランプ回路はワード線に印加される読出電圧が上記
しきい値電圧以上に上昇したときにはワード線への読出
電圧の印加を中止することより、読出電圧が上昇し続け
ることで上記記憶素子より該記憶素子に記憶されている
情報が読み出され低いしきい値電圧を有する記憶素子よ
り読み出された記憶情報との判別がつかなくなるという
ことはなくなる。さらに、このようなりランプ回路は、
記憶素子を構成する部分とは別個に設けられる、すべて
のワード線に読出電圧を供給する電源部に備えられるこ
とより、従来の半導体記憶装置の記憶素子構成部分を変
更する必要がなく、記憶素子構成部分を微細化すること
ができる。
値電圧を有している記憶素子の記憶情報を読み出す場合
、クランプ回路はワード線に印加される読出電圧が上記
しきい値電圧以上に上昇したときにはワード線への読出
電圧の印加を中止することより、読出電圧が上昇し続け
ることで上記記憶素子より該記憶素子に記憶されている
情報が読み出され低いしきい値電圧を有する記憶素子よ
り読み出された記憶情報との判別がつかなくなるという
ことはなくなる。さらに、このようなりランプ回路は、
記憶素子を構成する部分とは別個に設けられる、すべて
のワード線に読出電圧を供給する電源部に備えられるこ
とより、従来の半導体記憶装置の記憶素子構成部分を変
更する必要がなく、記憶素子構成部分を微細化すること
ができる。
第１図は本発明の半導体記憶装置の第１の実施例を示す
回路図、第２図は第１図に示す回路の動作を説明するた
めのグラフ、第３図は本発明の半導体記憶装置の第２の
実施例を示す回路図、第４図は従来のＥ Ｉ） ＲＯＭ
の構成を示す回路図である。 １（１ａないしｌｄ）−＝ＦＡＭＯ３゜３（３ａ、３ｂ
）・・・ワード線、１６・・・トランジスタ、１７・・
ダイオード、１８・・・クランプ回路、２５・・・電圧
判定回路、３０・・・クランプ回路。
回路図、第２図は第１図に示す回路の動作を説明するた
めのグラフ、第３図は本発明の半導体記憶装置の第２の
実施例を示す回路図、第４図は従来のＥ Ｉ） ＲＯＭ
の構成を示す回路図である。 １（１ａないしｌｄ）−＝ＦＡＭＯ３゜３（３ａ、３ｂ
）・・・ワード線、１６・・・トランジスタ、１７・・
ダイオード、１８・・・クランプ回路、２５・・・電圧
判定回路、３０・・・クランプ回路。
Claims (1)
- （１）ワード線に読出電圧を印加して半導体の記憶素子
の記憶情報を読み出す半導体記憶装置において、 ワード線に読出電圧を印加する場合、上記記憶素子の比
較的高いしきい値電圧値近傍にワード線の読出電圧を制
御する１つのワード線クランプ回路を、複数本のワード
線に共通に備えたことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046999A JPH03250494A (ja) | 1990-02-27 | 1990-02-27 | 半導体記憶装置 |
| US07/645,575 US5287307A (en) | 1990-02-27 | 1991-01-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046999A JPH03250494A (ja) | 1990-02-27 | 1990-02-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250494A true JPH03250494A (ja) | 1991-11-08 |
Family
ID=12762893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046999A Pending JPH03250494A (ja) | 1990-02-27 | 1990-02-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287307A (ja) |
| JP (1) | JPH03250494A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192196A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH08227587A (ja) * | 1994-12-12 | 1996-09-03 | Samsung Electron Co Ltd | 不揮発性メモリ装置のデータ保護回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111094A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | スタチック型半導体記憶装置 |
| US5862073A (en) * | 1996-03-12 | 1999-01-19 | Winbond Electronics Corp. | Floating gate memory array device with improved program and read performance |
| US5703809A (en) * | 1996-10-01 | 1997-12-30 | Microchip Technology Incorporated | Overcharge/discharge voltage regulator for EPROM memory array |
| US5805507A (en) * | 1996-10-01 | 1998-09-08 | Microchip Technology Incorporated | Voltage reference generator for EPROM memory array |
| US5864507A (en) * | 1996-12-18 | 1999-01-26 | Cypress Semiconductor Corporation | Dual level wordline clamp for reduced memory cell current |
| US5815445A (en) * | 1997-05-30 | 1998-09-29 | Microchip Technology Incorporated | Voltage regulator for clamping a row voltage of a memory cell |
| US6122205A (en) * | 1998-01-28 | 2000-09-19 | Microchip Technology Incorporated | Voltage regulator and boosting circuit for reading a memory cell at low voltage levels |
| US7087943B2 (en) * | 2003-05-08 | 2006-08-08 | Intel Corporation | Direct alignment scheme between multiple lithography layers |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4074237A (en) * | 1976-03-08 | 1978-02-14 | International Business Machines Corporation | Word line clamping circuit and decoder |
| JPS55113188A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Mos memory driver circuit |
| JPS606040B2 (ja) * | 1979-06-07 | 1985-02-15 | 日本電気株式会社 | 集積回路 |
| US4601014A (en) * | 1982-03-19 | 1986-07-15 | Fujitsu Limited | Semiconductor memory with word line charge absorbing circuit |
| JPS621192A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS62223888A (ja) * | 1986-03-25 | 1987-10-01 | Seiko Epson Corp | ワ−ド線保護回路 |
| JPS63239673A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6478397A (en) * | 1987-09-18 | 1989-03-23 | Mitsubishi Electric Corp | Ic card writing system |
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
-
1990
- 1990-02-27 JP JP2046999A patent/JPH03250494A/ja active Pending
-
1991
- 1991-01-25 US US07/645,575 patent/US5287307A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192196A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH08227587A (ja) * | 1994-12-12 | 1996-09-03 | Samsung Electron Co Ltd | 不揮発性メモリ装置のデータ保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5287307A (en) | 1994-02-15 |
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