JPH03250770A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、電界効果トランジ
スタ（ＦＥＴ）に通用して好適なものである。

〔発明の概要〕

本発明は、半導体装置において、ソース領域とドレイン
領域とを結ぶ直線を軸とする柱状体によりチャネル領域
が形成され、柱状体の外周に複数のゲート電極が柱状体
の周方向に形成されている。

これによって、論理素子などをＦＥＴにより形成する場
合の使用面積を低減することができる。

また、本発明は、半導体装置において、ソース領域とド
レイン領域とを結ぶ直線を軸とする柱状体によりチャネ
ル領域が形成され、柱状体の外周に柱状体の周方向全体
にわたってゲート電極が形成されている。これによって
、多結晶Ｓｉ膜などによりＦＥＴのチャネル領域を形成
した場合においても、ＦＥＴのオン／オフ電流比を大き
くすることができる。

〔従来の技術］ ＭＯＳＦＥＴやＭＥＳＦＥＴにより構成される半導体集
積回路においては、半導体基板上に形成された平面型の
ＦＥＴにより論理素子などの回路を構成するのが通常で
ある。そして、この平面型のＦＥＴにおいては、チャネ
ル領域を形成する半導体の上面または下面にのみチャネ
ルが形成される。このため、複数のＦＥＴにより論理素
子などを構成する場合には、半導体基板の使用面積が必
然的に大きくなってしまう。一方、ＭＯＳＦＥＴやＭＥ
ＳＦＥＴのドレイン電流を大きくするためには、そのチ
ャネル幅を大きくするのが最も簡単であるが、このよう
にチャネル幅を大きくした場合にもやはり半導体基板の
使用面積が大きくなってしまう。

なお、ＭＯＳ　Ｆ　ＥＴを三次元構造化した例として、
第１５図に示すようなＳ　ＯＩ　（ｓｉｌｉｃｏｎ　ｏ
ｎ　１ｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥＴ　（ＸＭ
Ｏ３ＦＥＴと呼ばれる）が知られている（例えば、１９
８５年秋　応用物理学会講演予稿集ｐ、４０５）。第１
５図において、符号１０１はシリコン（Ｓｉ）基板、１
０２はＳｉＯ□膜、１０３は下部ゲート電極を示す。

この下部ゲート電極１０３は、５ｉＯｚ膜１０２に形成
された開口１０２ａの部分のＳｉ基板１０１を種として
Ｓｉ膜を再結晶させることにより成長された単結晶Ｓｉ
膜により形成される。また、この下部ゲート電極１０３
上には、ゲート５ｉＯｚ膜１０４を介してｎ型の多結晶
Ｓｔ膜１０５が形成されている。このｐ型子結晶Ｓｉ膜
１０５の両端部には、ｎ゛型のソース領域１０６及びド
レイン領域１０７が形成されている。また、このＰ型多
結晶Ｓｉ膜１０５上には、ゲート５ｉＯｚ膜１０８を介
して上部ゲート電極１０９が形成されている。符号１１
０は眉間絶縁膜を示す。

しかし、この第１５図に示すＸＭＯ３ＦＥＴは、チャネ
ル領域を形成するｐ型子結晶Ｓｉ膜１０５の上下に上部
ゲート電極１０９及び下部ゲート電極１０３を形成する
ことによって、周囲の電界がこのＸＭＯ３ＦＥＴに及ぼ
す影響を防止するシールド効果を得るとともに、このＸ
ＭＯ３ＦＥＴにおけるショートチャネル効果の抑制を図
ることを目的としたものに過ぎない。

一方、完全ＣＭＯ３型のメモリセルの負荷トランジスタ
としてｐチャネルの薄膜トランジスタ（ＴＰＴ）を用い
たＭＯＳスタティックＲＡＭにおいては、メモリセルの
面積の増加を防止するために、メモリセルのドライバト
ランジスタを構成するｎチャネルＭＯ３ＦＥＴ上に上述
のｐチャネルＴＰＴを積層する場合が多い。その例を第
１６図に示す。第１６図において、符号１１１はｎ型ま
たはｎ型のＳｉ基板中に形成されたＰウェル、１１２は
ゲート５ｉｎ２膜、１１３は多結晶Ｓｉ膜により形成さ
れたゲート電極を示す。符号１１４，１１５はそれぞれ
ｎ゛型のソース領域及びドレイン領域を示す。また、符
号１１６はゲート５ｉＯｚ膜、１１７は多結晶Ｓｉ膜を
示す。さらに、符号１１８゜１１９はこの多結晶Ｓｉ膜
１１７中に形成された例えばＰ°型のソース領域及びド
レイン領域を示す。

符号１２０は例えばリンシリケートガラス（ＰＳＧ）膜
のような層間絶縁膜を示す。

この第１６図に示すＭＯＳスタティックＲＡＭにおいて
は、ゲート電極１１３、ｎ゛型のソース領域１１４及び
ドレイン領域１１５によりメモリセルのドライバトラン
ジスタとしてのｎチャネルＭＯ３ＦＥＴが形成され、ゲ
ート電極１１３、ｐ゛型のソース領域１１８及びドレイ
ン領域１１９によりメモリセルの負荷トランジスタとし
てのＰチャネルＴＰＴが形成されている。そして、この
場合には、このｎチャネルＭＯ３ＦＥＴ上にゲート電極
１１３を共通としてｐチャネルＴＰＴが積層された構造
となっている。

（発明が解決しようとする課題］ 上述のように、従来は、論理素子などを構成したり、Ｆ
ＥＴのドレイン電流を大きくしたりする場合には、半導
体基板の使用面積の増加という犠牲を払わなければなら
なかった。

一方、ＭＯＳスタティックＲＡ、　Ｍのメモリセルの負
荷トランジスタは、低消費電流でかつ安定したデータ保
持能力を得るために、この負荷トランジスタのオフ時の
ドレイン電流に対するオン時のドレイン電流の比（以下
、オン／オフ電流比という）が大きい必要がある。とこ
ろが、上述の第１６図に示す従来のＭＯＳスタティック
ＲＡＭにおいてメモリセルの負荷トランジスタとして用
いられているｐチャネルＴＰＴは、チャネル領域が多結
晶Ｓｉ膜１１７により形成されていることがら、この多
結晶Ｓｉ膜１１７中の結晶粒界を介したキャリアによる
電気伝導などにより、ＴＰＴのオフ時にソース領域１１
８及びドレイン領域１１９間に流れるリーク電流が、単
結晶Ｓｉによりチャネル領域が形成されたＭＯＳＦＥＴ
に比べて大きくなるという欠点がある。このため、この
ｐチャネルＴＰＴでは、大きなオン／オフ電流比を得る
ことが困難であった。

従って本発明の目的は、論理素子などをＦＥＴにより形
成する場合の使用面積を低減することができる半導体装
置を提供することにある。

本発明の他の目的は、多結晶Ｓｉ膜などによりＦＥＴの
チャネル領域を形成した場合においても、ＦＥＴのオン
／オフ電流比を大きくすることができる半導体装置を提
供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、半導体装置にお
いて、ソース領域（６）とドレイン領域（７）とを結ぶ
直線を軸とする柱状体（４）によりチャネル領域が形成
され、柱状体（４）の外周に複数のゲート電極（０１〜
Ｇ、）が柱状体（４）の周方向に形成されている。

また、本発明は、半導体装置において、ソース領域（６
）とドレイン領域（７）とを結ぶ直線を軸とする柱状体
（４）によりチャネル領域が形成され、柱状体（４）の
外周に柱状体（４）の周方向全体にわたってゲート電極
（Ｇ）が形成されている。

ここで、柱状体（４）としては、例えば多角柱や円柱な
どを用いることができる。多角柱の例としては、例えば
直方体のような四角柱のほか、三角柱などが挙げられる
。

〔作用〕

本発明の半導体装置によれば、ソース領域（６）とドレ
イン領域（７）とを結ぶ直線を軸とする柱状体（４）に
よりチャネル領域が形成され、柱状体（４）の外周に複
数のゲート電極（０１〜０４）が柱状体（４）の周方向
に形成されているので、これらの複数のゲート電極（Ｃ
＋〜Ｇ４）を独立に制御することにより、これらの複数
のゲート電極（Ｇ、〜Ｇ４）と対向する部分の柱状体（
４）の外周面に独立にチャネルを形成することができる
。このため、単一の柱状体（４）により、ゲート電極（
ａｔ〜Ｇａ　）の個数と同数のＦＥＴを形成することが
できる。そして、この単一の柱状体（４）に形成された
複数のＦＥＴを用いて論理素子などを構成することによ
り、従来に比べて使用面積を低減することができる。

また、本発明の半導体装置によれば、ソース領域（６）
とドレイン領域（７）とを結ぶ直線を軸とする柱状体（
４）によりチャネル領域が形成され、柱状体（４）の外
周に柱状体（４）の周方向全体にわたってゲート電極（
Ｇ）が形成されているので、ゲート電極（Ｇ）を制御す
ることにより、このゲート電極（Ｇ）と対向する部分の
柱状体（４）の外周面全体にチャネルを形成することが
できる。従って、この場合のチャネル幅は柱状体（４）
の周長に等しくなり、柱状体（４）の径に比べて大きな
チャネル幅を得ることができる。このため、チャネル幅
が大きくなった分だけオン時のドレイン電流を大きくす
ることができるので、同一のリーク電流に対して、オン
／オフ電流比は大きくなる。これによって、多結晶Ｓｉ
膜などによりＦＥＴのチャネル領域を形成した場合にお
いても、ＦＥＴのオン／オフ電流比を大きくすることが
できる。しがも、この場合、使用面積の増加を抑えるこ
とができる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図及び第２図は本発明の第１実施例によるＭＯＳＦ
ＥＴを示す。ここで、第１図はこの第１実施例によるＭ
ＯＳＦＥＴのチャネル長方向と平行な断面、第２図はこ
の第１実施例によるＭＯＳＦＥＴのチャネル長方向と垂
直な断面を示す。また、第３図はこの第１実施例による
ＭＯＳＦＥＴの等価回路を示す。

第１図及び第２図に示すように、この第１実施例による
ＭＯＳＦＥＴにおいては、Ｓｉ基板１上に５ｉ０２膜２
が形成されている。このＳｊＯ□膜２には、長方形状の
第１のゲート電極Ｇ１が埋め込まれている。符号３はゲ
ートＳｉＯ□膜を示す。そして、このゲー）ＳｉＯｚ膜
３上に例えば直方体の形状を有する例えばｎ型の多結晶
Ｓｉ膜４が形成されている。ここで、このｎ型子結晶Ｓ
ｔ膜４のチャネル長方向と垂直な方向の幅及び厚さは、
後述の第１のゲート電極Ｃ０、第２のゲート電極Ｇ７、
第３のゲート電極Ｇ３及び第４のゲート電極Ｇ４により
印加される電界の作用でこのｎ型子結晶Ｓｉ膜４の内部
に形成される空間電荷領域の大きさよりも十分に大きく
なるように選ばれる。

ゲー）ＳｉＯ□膜３は、ｎ型多結晶５ｉｌｌＱ４の下面
ばかりでなく、このｎ型子結晶Ｓｉ膜４の両側面及び上
面にも形成されている。そして、ｎ型子結晶Ｓｉ膜４の
一方の側面にこのゲートＳｉＯ□膜３を介して第２のゲ
ート電極Ｇ２が形成され、ｎ型子結晶Ｓｉ膜４の上面に
このゲートＳｉＯ２膜３を介して第３のゲート電極Ｇ３
が形成され、ｎ型子結晶Ｓｉ膜４の他方の側面にこのゲ
ートＳｉＯ２膜３を介して第４のゲート電極Ｇ４が形成
されている。ここで、これらの第１のゲート電極ＧＩ、
第２のゲート電極Ｇ２、第３のゲート電極Ｇ３及び第４
のゲート電極Ｇ４は、例えばリン（Ｐ）のような不純物
がドープされた多結晶Ｓｉ膜、この不純物がドープされ
た多結晶Ｓｉ膜上に例えばタングステンシリサイド（Ｗ
Ｓｉｚ　）膜のような高融点金属シリサイド膜を重ねた
ポリサイド膜、高融点金属シリサイド膜、高融点金属膜
などにより形成される。なお、第２のゲート電極Ｇ２及
び第４のゲート電極Ｇ４の表面には５ｉＯｚ膜５が形成
されている。

さらに、ｎ型子結晶Ｓｉ膜４の両端部には、例えばｐ゛
型のソース領域６及びドレイン領域７が形成されている
。そして、第１のゲート電極Ｇ、、第２のゲート電極Ｇ
２、第３のゲート電極Ｇ、及び第４のゲート電極Ｇ４と
これらのソース領域６及びドレイン領域７とにより、Ｔ
ＰＴ構造のｐチャネルＭＯ３ＦＥＴが形成されている。

なお、通常、ソース領域６は接地され、ドレイン領域７
には電源電圧ＶＣＣが印加される。

符号８は例えばＰＳＧ膜のような層間絶縁膜を示す。ま
た、ＣＩ〜Ｃ６はコンタクトホールを示す。そして、コ
ンタクトホールＣ１を通じて第１のゲート電極Ｇ、に電
極９がコンタクトし、コンタクトホールＣ２を通じて第
２のゲート電極Ｇ２に電極１０がコンタクトし、コンタ
クトホールＣ３を通じて第３のゲート電極Ｇ、に電極１
１がコンタクトシ、コンタクトホールＣ４を通して第４
のゲート電極Ｇ４に電極１２がコンタクトしている。

また、コンタクトホールＣ２を通してソース領域６に電
極１３がコンタクトし、コンタクトホールＣ６を通して
ドレイン領域７に電極１４がコンタクトしている。これ
らの電極９〜１４は、例えばアルミニウム（ＡＩ）によ
り形成される。

次に、上述のように構成されたこの第１実施例によるＭ
ＯＳＦＥＴの製造方法について説明する。

ここでは、第１のゲート電極ＧＩ、第２のゲート電極Ｇ
２、第３のゲート電極Ｇ３及び第４のゲート電極Ｇ４を
多結晶Ｓｉ膜により形成する場合について説明する。

まず、Ｓｉ基板１とは別のＳｉ基板（図示せず）上にＣ
ＶＤ法により多結晶ｓｉｎ！Ｊを形成し、この多結晶Ｓ
ｉ膜に例えばＰのような不純物をドープして低抵抗化し
た後、この多結晶Ｓｉ膜をエツチングにより所定形状に
パターンニングして第１のゲート電極Ｇ１を形成する。

次に、ＣＶＤ法により全面に５ｉＯｚ膜２を形成する。

なお、この５ｉＯｚ膜２は熱酸化法により形成すること
も可能である。次に、この５ｉＯｚ膜２が形成されたＳ
ｉ基板をこの５ｉＯｚ膜２がＳｉ基板１と接触するよう
に密着させた状態で例えば酸素雰囲気中において高温で
熱処理を行うことにより、このＳｉＯ□膜２が形成され
たＳｉ基板とＳｉ基板１とを張り合わせる。この後、最
初に５ｉＯｚ膜２を形成したＳｉ基板をこの５ｉｎ２膜
２が露出するまでその裏面側からランピングする。これ
によって、第４図及び第５図に示すように、Ｓｉ基板１
上に形成されたＳｉｎ、膜２に第１のゲート電極Ｇ、が
埋め込まれた構造が形成される。ここで、第４図及び第
５図はそれぞれ第１図及び第２図に対応する断面である
。次に、例えばＣＶＤ法により全面にゲート５ｉｏｚ膜
３を形成する。なお、このゲート５ｉｏｚ膜３は熱酸化
法により形成することも可能である。次に、ＣＶＤ法に
より全面に多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に
例えばＰをドープしてｎ型化した後、このｎ型多結晶Ｓ
ｔ膜をエツチングによりパターンニングして直方体状の
ｎ型子結晶Ｓｉ膜４を形成する。次に、例えば熱酸化法
によりこのｎ型子結晶Ｓｉ膜４の両側面及び上面にゲー
ト５ｉｃ）ｚ膜３を形成する。次に、ＣＶＤ法により全
面に多結晶Ｓｉ膜１５を形成した後、この多結晶Ｓｉ膜
１５に例えばＰのような不純物をドープして低抵抗化す
る。次に、例えば熱酸化法によりこの多結晶Ｓｉ膜１５
上に５ｉＯ７膜５を形成する。

次に、このＳｉＯ□膜５上に第２のゲート電極Ｇ２及び
第４のゲート電極Ｇ４に対応した形状のレジストパター
ン（図示せず）を形成し、このレジストパターンをマス
クとしてまずこのＳｉＯ□膜５をエツチングした後、引
き続いてこの５ｉ０２膜５をマスクとして多結晶Ｓｉ膜
１５をエツチングする。

これによって、第６図及び第７図に示すように、第２の
ゲート電極Ｇ２及び第４のゲート電極Ｇ４が形成される
。次に、ｎ型子結晶Ｓｉ膜４の上面に形成されたゲート
Ｓｉ０ｇ膜３をエツチング除去してこのｎ型子結晶Ｓｉ
膜４の上面を露出させる。次に、レジストパターンを除
去した後、この露出したｎ型多結晶Ｓｉ４の上面に例え
ば熱酸化法により再びデー１−５ｉＯ□膜３を形成する
。

次に、ＣＶＤ法により全面に多結晶Ｓｉ膜（図示せず）
を形成し、この多結晶Ｓｉ膜に例えばＰのような不純物
をドープして低抵抗化した後、この多結晶Ｓｉ膜上に第
３のゲート電極Ｇ３に対応した形状のレジストパターン
（図示せず）をリソグラフィーにより形成する。次に、
このレジストパターンをマスクとしてこの多結晶Ｓｉ膜
をエツチングする。これによって、第１図及び第２図に
示すように、第３のゲート電極Ｇ、が形成される。この
後、例えばこの第３のゲート電極Ｇ３をマスクとしてｎ
型多結晶Ｓｉ膜４中に例えばホウ素（Ｂ）のようなＰ型
不純物をイオン注入することにより、このｎ型多結晶Ｓ
ｔ膜４の両端部に例えばｐ゛型のソース領域６及びドレ
イン領域７を形成する。次に、ＣＶＤ法により全面に層
間絶縁膜８を形成した後、この層間絶縁膜８及びゲート
５ｉｏｚ膜３の所定部分をエツチング除去してコンタク
トホールＣ２〜Ｃ６を形成する。次に、例えばスパッタ
法により全面に例えばＡＩ膜を形成し、このＡＩ膜をエ
ツチングにより所定形状にパターンニングして電極９〜
１４を形成し、目的とするＭＯＳＦＥＴを完成させる。

以上のように、この第１実施例によれば、直方体の形状
を有するｎ型子結晶Ｓｉ膜４のチャネル長方向に平行な
外周面に第１のゲート電極Ｇ１、第２のゲート電極Ｇ２
、第３のゲート電極Ｇ３及び第４のゲート電極Ｇ４が形
成されているので、これらの第１のゲート電極Ｇ１、第
２のゲート電極Ｇ２、第３のゲート電極Ｇ３及び第４の
ゲート電極Ｇ４を独立に制御することにより、これらの
第１のデー１−電極Ｇ１、第２のゲート電極Ｇ２、第３
のゲート電極Ｇ３及び第４のゲート電極Ｇ４と対向する
部分のｎ型子結晶Ｓｉ膜４の外周面にチャネルを独立に
形成することができる。これによって、単一のｎ型子結
晶Ｓｉ膜４により四つのｐチャネルＭＯ３ＦＥＴを形成
することができるので、その分だけｐチャネルＭＯ３Ｆ
ＥＴの高集積密度化を図ることができる。

上述のように第１のゲート電極Ｇｌ、第２のゲ−計電極
Ｇ２、第３のゲート電極Ｇ、及び第４のゲート電極Ｇ４
を独立に制御することにより、これらの第１のゲート電
極Ｇ１、第２のゲート電極Ｇ２、第３のゲート電極Ｇ３
及び第４のゲート電極Ｇ４のうちオンしているものの数
に応じて、第８図に示すようにドレイン電流１ｄｉを段
階的に変化させることができるので、この第１実施例に
よるＭＯＳ　Ｆ　ＥＴは、そのままで電流型の多値素子
として用いることができる。

第９図に示すように、電流型の多値素子としてのこの第
１実施例による並列多重ゲート電極構造のＭＯＳＦＥＴ
と通常のｎチャネルＭＯ３ＦＥＴＱ、〜Ｑ４とを組み合
わせることにより、４人力ＮＡＮＤ素子を形成すること
ができる。第９図中、破線で囲んだ部分がこの第１実施
例によるＭＯＳＦＥＴに相当する。なお、ＩＮＩ〜ＩＮ
４はこの４人力ＮＡＮＤ素子の入力、ＯＵＴはこの４人
力ＮＡＮＤ素子の出力を示す。

この第９図に示す４人力ＮＡＮＤ素子によれば、次のよ
うな利点がある。すなわち、通常のＰチャネルＭＯＳ　
Ｆ　ＥＴとｎチャネルＭＯＳ　Ｆ　ＥＴとによりこのよ
うな４人力ＮＡＮＤ素子を形成する場合にはＰチャネル
ＭＯ３ＦＥＴ４個とｎチャネルＭＯＳ　Ｆ　ＥＴ　４個
との合計８個のＦＥＴが必要であるのに対し、この第９
図に示す４人力ＮＡＮＤ素子の場合には単一のｎ型子結
晶Ｓｉ膜４に四つのｐチャネルＭＯ３ＦＥＴが形成され
ているので、使用面積でいうと実質的に５個のＦＥＴに
相当する面積だけで４人力ＮＡＮＤ素子を形成すること
ができる。従って、その分だけ４人力ＮＡＮＤ素子の高
集積密度化を図ることができる。

なお、上述の第１のゲート電極ＧＩ、第２のゲート電極
Ｇ２、第３のゲート電極Ｇ、及び第４のゲート電極Ｇ４
を互いに電気的に接続したり、これらの第１のゲート電
極Ｇ２、第２のゲート電極Ｇ２、第３のゲート電極Ｇ３
及び第４のゲート電極Ｇ４を同一の信号により制御した
りすれば、同一の使用面積に対して通常のＭＯＳＦＥＴ
に比べてドレイン電流１４ｓが例えば数倍程度大きいＭ
ＯＳＦＥＴを実現することができる。

次に、本発明の第２実施例について説明する。

第１０図及び第１１図は本発明の第２実施例によるＭＯ
Ｓ　Ｆ　ＥＴを示す。ここで、第１０図はこの第２実施
例によるＭＯＳＦＥＴのチャネル長方向と平行な断面、
第１１図はこの第２実施例によるＭＯＳＦＥＴのチャネ
ル長方向と垂直な断面を示す。

第１０図及び第１１図に示すように、この第２実施例に
よるＭＯＳＦＥＴにおいては、直方体の形状を有するｎ
型子結晶Ｓｉ膜４のチャネル長方向と平行な外周面に周
方向全体にわたってゲート電極Ｇが形成されている。こ
の場合、このゲート電極Ｇは、ＳｉＯ□膜２に埋め込ま
れた部分と、ｎ型子結晶Ｓｉ膜４の両側面及び上面に形
成された部分とから成る。

この第２実施例によれば、ゲート電極Ｇを制御すること
により、このゲート電極Ｇと対向する部分のｎ型子結晶
Ｓｉ膜４の外周面全体にチャネルを形成することができ
る。これによって、同一の使用面積に対して通常のＭＯ
ＳＦＥＴに比べてドレイン電流Ｉｄ！が例えば数倍程度
大きいＭＯＳＦＥＴを実現することができる。

次に、本発明の第３実施例について説明する。

この第３実施例は、完全ＣＭＯ３型のメモリセルを用い
たＭＯＳスタティックＲＡＭに本発明を通用した実施例
である。

第１２図及び第１３図は本発明の第３実施例によるＭＯ
ＳスタティックＲＡＭを示す。ここで、第】２図はチャ
ネル長方向と平行な断面、第１１図はチャネル長方向と
垂直な断面を示す。

第１２図及び第１３図に示すように、この第３実施例に
おいては、例えばＰ型またはｎ型のＳｉ基板に形成され
たｐウェル２１の表面に例えば５ｉｎ２膜のようなフィ
ールド絶縁膜２２が形成され、これによって素子間分離
が行われている。符号２３は例えばＰ゛型のチャネルス
トップ領域を示す。

このフィールド絶縁膜２２で囲まれた活性領域の表面に
は、ゲートＳ＋Ｏｚ膜２４が形成されている。

Ｇはゲート電極を示す。符号２５．２６はそれぞれこの
ゲート電極Ｇに対して自己整合的にｐつ工ル２１中に形
成された例えばｎ゛型のソース領域及びドレイン領域を
示す。そして、これらのゲート’Ｈ極Ｇ、ｒ＋°型のソ
ース領域２５及びドレイン領域２６により、メモリセル
のドライバトランジスタとしてのｎチャネルＭＯ３ＦＥ
Ｔが形成されている。一方、符号２７はゲートｓｉｏ□
膜、２８は多結晶Ｓｔ膜を示す。この場合、ゲート電極
Ｇは、この多結晶Ｓｉ膜２８の外周面にその周方向全体
にわたって形成されている。この多結晶Ｓｉ膜２８中に
は、例えばＰ１型のソース領域２９及びドレイン領域３
０が形成されている。そして、ゲート電極Ｇ、ｐ”型の
ソース領域２９及びドレイン領域３０により、メモリセ
ルの負荷トランジスタとしてのｐチャネルＭＯ３ＦＥＴ
が形成されている。

すなわち、この場合、ゲート電極Ｇは、これらのｎチャ
ネルＭＯ３ＦＥＴ及びｐチャネルＭＯ３ＦＥＴの共這の
ゲート電極となっている。

以上のように、この第３実施例によれば、多結晶Ｓｉ膜
２８の外周面に周方向全体にわたってゲート電極Ｇが形
成された構造のＰチャネルＭＯ３ＦＥＴをメモリセルの
負荷トランジスタとして用いている。このため、このｐ
チャネルＭＯ３ＦＥＴのオン時のドレイン電流を大きく
することができるので、同一のリーク電流に対して、オ
ン／オフ電流比を大きくすることができる。そして、こ
れによって、低消費電流化を図ることができるとともに
、安定したデータ保持能力を得ることができる。

また、このＰチャネルＭＯ３ＦＥＴは、ゲート電極Ｇが
ドレイン領域３０からずれて形成されたオフセットゲー
ト構造を有するので、オフ時のチャネル抵抗が大きくな
り、従ってその分だけオフ時にソース領域２９及びドレ
イン領域３０間を流れるリーク電流を低減することがで
きる。そして、このことと上述のようにオン／オフ電流
比が大きいこととにより、メモリセルの負荷トランジス
タとしてのｐチャネルＭＯ３ＦＥＴのオン時にメモリセ
ルに対して十分な電流供給能力を確保しつつ、オフ時の
リーク電流の低減を図ることができる。

なお、ｐチャネルＭＯ３ＦＥＴのチャネル領域を形成す
る多結晶Ｓｉ膜２８のチャネル長方向と垂直な方向の幅
及び厚さをゲート電極Ｇにより印加される電界の作用で
この多結晶Ｓｉ膜２８の内部に形成される空間電荷領域
の大きさと同程度またはそれ以下とした場合には、この
ゲート電極Ｇにより印加される電界により多結晶Ｓｔ膜
２８の内部の全領域の制御を行うことが可能となるため
、さらに大きなオン／オフ電流比を得ることが可能とな
る。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではな（、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の第１実施例における第１のゲート電極Ｇ
、及び第２実施例におけるゲート電極Ｇの下部は、必ず
しもＳｉｎ、膜２に埋め込まれた構造とする必要はなく
、このＳｉＯ□ｌＷ２上に単に形成するだけでもよい。

また、上述の第２実施例においては、ｎ型子結晶Ｓｉ膜
４の周方向全体にわたって形成されたゲート電極Ｇは、
ｓ＋ｏ、ＪＩ！２に埋め込まれた部分と、ｎ型多結晶５
１Ｍ４の両側面及び上面に形成された部分とに分かれて
いるが、第１４図に示すように、このゲート電極Ｇをｎ
型子結晶Ｓｉ膜４の周方向全体にわたって一体に形成す
ることも可能である。

また、上述の第１、第２及び第３実施例においては、多
結晶Ｓｉ膜により形成されたｐチャネルＭＯ３ＦＥＴに
本発明を適用した場合について説明したが、本発明は、
多結晶Ｓｉ膜により形成されたｎチャネルＭＯ３ＦＥＴ
に適用することも可能である。さらに、これらのｐチャ
ネルＭＯ３ＦＥＴ及びｎチャネルＭＯ３ＦＥＴは、単結
晶Ｓｉ膜や非晶質Ｓｉ膜などにより形成することも可能
である。

さらにまた、本発明は、ヒ化ガリウム（ＧａＡｓ）など
の化合物半導体によりチャネル領域が形成されたＭＥＳ
ＦＥＴに適用することも可能である。

例えば、ＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの場合には、
半絶縁性ＧａＡｓ基板上に形成された例えば直方体の形
状を有するＧａＡｓの外周面に複数のシジットキーゲー
ト電極を周方向に形成したり、この周方向全体にわたっ
て単一のショットキーゲート電極を形成した構造とする
ことが可能である。

〔発明の効果〕

以上説明したように、本発明によれば、ソース領域とド
レイン領域とを結ぶ直線を軸とする柱状体によりチャネ
ル領域が形成され、柱状体の外周に複数のゲート電極が
柱状体の周方向に形成されているので、論理素子などを
ＦＥＴにより形成する場合の使用面積を低減することが
できる。

また、ソース領域とドレイン領域とを結ぶ直線を軸とす
る柱状体によりチャネル領域が形成され、柱状体の外周
に柱状体の周方向全体にわたってゲート電極が形成され
ているので、多結晶Ｓｉ膜などによりＦＥＴのチャネル
領域を形成した場合においても、ＦＥＴのオン／オフ電
流比を大きくすることができる。

【図面の簡単な説明】

第１図及び第２図は本発明の第１実施例によるＭＯＳＦ
ＥＴを示す断面図、第３図は第１図及び第２図に示すＭ
ＯＳＦＥＴの等価回路を示す回路図、第４図〜第７図は
第１図及び第２図に示すＭＯＳＦＥＴの製造方法を説明
するための断面図、第８図は第１図及び第２図に示すＭ
ＯＳＦＥＴの特性を示すグラフ、第９図は第１図及び第
２同に示すＭＯＳＦＥＴを用いた論理素子の構成例を示
す回路図、第１０図及び第１１図は本発明の第２実施例
によるＭＯＳ　Ｆ　ＥＴを示す断面図、第１２図及び第
１３図は本発明の第３実施例によるＭＯＳスタティック
ＲＡＭを示す断面図、第１４図はＭＯＳＦＥＴの他の構
成例を示す断面図、第１５図は従来のＸＭＯ３ＦＥＴを
示す断面図、第１６図は従来のＭＯＳスタティックＲＡ
Ｍを示す断面図である。 図面における主要な符号の説明 １：Ｓｉ基板、　２：ＳｊＯ□膜、　３゜トＳｉｎ□膜
、　　４：ｎ型多結晶Ｓｉ膜、９：ソース領域、　　７
，３０：　ドレイ２８：多結晶Ｓｉ膜、Ｇ、〜Ｇ、、Ｇ
：２７：ゲー ２ ン領域、 ゲー［・電極。 輩１゛芙’ｌＱ１列（＋ヤオｌし長５伺ヒ平行なｆ’ｒ
、ｆｉ）第１図 鷺１°ｆｉｆ４ｈ１列（＋〜キル長右藺と全直なｔＡ面
）第２図 等価１訃 オンし７・・るη−トｔＪ−１＞り１芙５ａ貴工里１（
Ｊ・の冬」配〕９くイ多ゴ第９図 ｇ造在Ｊ（÷ヤネル長在簡ヒ平行なｔ印面）ｔ５１わ人
（＋ヤ苅し長古藺ヒ隻直なｒ面）ｔ）宣在汰（＋ヤネル
長右藺ヒ平竹なｌしｉ）管２・Ｉ′朕Ｌイ列（＋ヤ１ル
長左萌と＋竹なｔｔｒｈ＞繁２賓別Ｌ１列（＋−ｆネｔ
し長在ｆ弓し！ＪＬＱｆ汀１）ｖ３゛【徊５イ列（＋ヤ
ネル長なｆ」ヒ子才１なＭ）第１２図 ４ １１３貧杷イｆｌ（＋ヤＪ＋し長古ｆ町ヒ！１曙ＱＪＭ
）第１３図 イ亡ｆ１　透βｋ１列 第１４図 従来イタ１ イ乞の（し来イ列 第１６図

Claims (4)

【特許請求の範囲】
1. （１）ソース領域とドレイン領域とを結ぶ直線を軸とす
   る柱状体によりチャネル領域が形成され、上記柱状体の
   外周に複数のゲート電極が上記柱状体の周方向に形成さ
   れていることを特徴とする半導体装置。
2. （２）ソース領域とドレイン領域とを結ぶ直線を軸とす
   る柱状体によりチャネル領域が形成され、上記柱状体の
   外周に上記柱状体の周方向全体にわたってゲート電極が
   形成されていることを特徴とする半導体装置。
3. （３）上記柱状体が直方体であり、この直方体の軸の周
   りの四つの側面のそれぞれに上記ゲート電極が形成され
   ていることを特徴とする請求項１記載の半導体装置。
4. （４）上記柱状体が直方体であり、この直方体の軸の周
   りの四つの側面に上記ゲート電極が形成されていること
   を特徴とする請求項２記載の半導体装置。