JPS63226055A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPS63226055A
JPS63226055A JP62058818A JP5881887A JPS63226055A JP S63226055 A JPS63226055 A JP S63226055A JP 62058818 A JP62058818 A JP 62058818A JP 5881887 A JP5881887 A JP 5881887A JP S63226055 A JPS63226055 A JP S63226055A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦ
ＥＴを有する半導体集積回路装置に適用して有効な技術
に関するものである。
〔従来技術〕
半導体集積回路装置を構成するＭＩＳＦＥＴは、集積度
の向上に伴い、特に、ｎチャネルＭＩＳＦＥＴ側にＬ　
Ｄ　Ｄ　（Ｌ　ｉｇｈｔｌｙ旦ｏｐｅｄ　Ｄ　ｒａｉｎ
）構造を採用している。ＬＤＤ構造のＭＩＳＦＥＴは、
高不純物濃度のドレイン領域とチャネル形成領域との間
に、前記ドレイン領域と一体に構成された低不純物濃度
のドレイン領域（ＬＤＤ部）を有している。
ＬＤＤ部は、通常、ゲート電極をマスクとし、イオン打
込みでｎ型不純物を導入することにより形成されている
。高不純物濃度のドレイン領域は。
ゲート電極の側壁に選択的に形成された側壁絶縁膜（サ
イドウオールスペーサ）をマスクとし、イオン打込みで
ｎ型不純物を導入することにより形成されている。側壁
絶縁膜は、ゲート電極上にＣｖＤで酸化シリコン膜を形
成し、この酸化シリコン膜にＲＩＥ　（反応性イオンエ
ツチング）等の異方性エツチングを施すことで形成する
ことができる。
この種のＬＤＤ構造のＭＩＳＦＥＴは、ドレイン領域と
チャネル形成領域とのｐｎ接合部の不純物濃度勾配を緩
和し、ドレイン領域近傍の電界強度を弱めることができ
る。つまり、ＬＤＤ構造のＭＩＳＦＥＴは、ホットキャ
リアの発生を低減し、経時的なしきい値電極の劣化を防
止することができる特徴がある。また、ＬＤＤ構造のＭ
ＩＳＦＥＴは、ＬＤＤ部が低不純物濃度で形成されてい
るので、チャネル形成領域側へのドレイン領域の拡散を
小さくし、実効チャネル長を確保することができる。つ
まり、ＬＤＤ構造のＭＩＳＦＥＴは、短チャネル効果を
防止し、短チャネル化を図ることができる特徴がある。
相補型ＭＯＳ　Ｆ　Ｅ　Ｔ（ＣＭＯＳ）を有する半導体
集積回路装置は、動作速度の高速化や低消費電力化に最
適である。ＬＤＤ構造を採用するＣＭＯＳでは、製造工
程を低減するために、ｎチャネルＭＩＳＦＥＴ、ｐチャ
ネルＭＩＳＦＥＴの夫々のゲート電極の側壁に側壁絶縁
膜を形成している。ｐチャネルＭＩＳＦＥＴは、ｎチャ
ネルＭＩＳＦＥＴと同様にＬＤＤ部を設けてＬＤＤ構造
で形成する場合と、ＬＤＤ部を設けずにＬＤＤ構造で形
成しない場合とがある。ＬＤＤ構造で形成しないｐチャ
ネルＭＩＳＦＥＴのゲート電極の側壁には、側壁絶縁膜
が形成されている。
なお、ＬＤＤ構造を採用するＣＭＯ３は、例えば、１９
８５年発行、インターナショナルエレクトロンデバイセ
ス　ミーティング、テクニカルダイジェスト（Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ
ｓ　Ｍｅｅｔｉｎｇ、Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓ
ｔ）のｐ５９〜ｐ６２に記載されている。
〔発明が解決しようとする問題点〕
本発明者は、前述のＬＤＤ構造を採用する０ＭＯ８を開
発中に、次の問題点が生じることを発見した。
最小加工寸法を１．３［μｍコとする所謂１．３［μｍ
ｌプロセスを採用する０ＭＯ８は、ＬＤＤ構造のｎチャ
ネルＭＩＳＦＥＴのＬＤＤ部をＩ　Ｘ　１０”　［ａｔ
。
ｆｆ１ｓ／ａＩＩ３］程度の不純物濃度で形成している
。ＬＤＤ部の不純物濃度は、短チャネル効果によるしき
い値電圧の低下を防止し、かつ抵抗値の増大による電流
駆動力の低下を防止できるように設定されている。この
条件下で、高不純物濃度のソース領域−ドレイン領域間
の耐圧を確保するためには、チャネル長方向において、
ＬＤＤ部を０．３［μｍ］程度以上の長さで形成する必
要がある。つまり、ｎチャネルＭＩ　５ＦＥＴのゲート
電極の側壁に形成する側壁絶縁膜は、チャネル長方向に
おいて、実質的に０．３［μｍｌ程度以上の長さを必要
とする。
一方、ｎチャネルＭＩＳＦＥＴは、短チャネル効果によ
るしきい値電圧の低下を防止するために。
チャネル形成領域側のドレイン領域の不純物濃度をＩ　
Ｘ　１０”　［ａｔｏｍｓ／　３”１程度に設定してい
る。ｎチャネルＭＩＳＦＥＴは、ＬＤＤ構造を採用する
場合でも採用しない場合においても、少なくともチャネ
ル形成領域側が前述の不純物濃度で形成される。さらに
、ｐチャネルＭＩＳＦ’ＥＴは、ｎチャネルＭＩＳＦＥ
Ｔと同一製造工程で形成されるので、ゲート電極の側壁
の側壁絶縁膜が同一寸法で形成される。
このように構成される０ＭＯ５のｎチャネルＭＩＳＦＥ
Ｔは、側壁絶縁膜中や半導体基板と側壁絶縁膜との界面
に正電荷がトラップされ易い。つまり、半導体基板はシ
リコンで形成され、側壁絶縁膜はシリコンを含む物質で
形成されており、シリコン原子の未結合手が正電荷をト
ラップし易い。
前述のように、正電荷がトラップされると、ｎチャネル
ＭＩＳＦＥＴの低不純濃度のドレイン領域が空乏化され
、ソース領域−ドレイン領域間の直列抵抗値が増大する
ので、電流駆動力が劣化する。
本発明者の実験ならびにその検討によれば、ｎチャネル
ＭＩＳＦＥＴの側壁絶縁膜の寸法を基準としてｎチャネ
ルＭＩＳＦＥＴの側壁絶縁膜を形成すると（０，３［μ
ｍ］程度以上に形成すると）、前記電流駆動力が著しく
劣化することが明らかになった。
本発明の第１目的は、ＬＤＤ構造を採用する０ＭＯ８を
有する半導体集積回路装置において、ｎチャネルＭＩＳ
ＦＥＴの耐圧を確保すると共に、ｎチャネルＭＩＳＦＥ
Ｔの電流駆動力を向上することが可能な技術を提供する
ことにある。
本発明の第２目的は、前記第１目的を達成するための製
造工程を低減することが可能な技術を提供することにあ
る。
本発明の第３目的は、ＬＤＤ構造の側壁絶縁膜を形成す
る絶縁膜形成工程を低減し、前記第２目的を達成するこ
とが可能な技術を提供することにある。
本発明の第４目的は、ＬＤＤ構造の側壁絶縁膜を形成す
る異方性エツチングのマスク形成工程を低減し、前記第
３目的を達成することが可能な技術を提供することにあ
る。
本発明の第５目的は、ＬＤＤ構造を採用する０ＭＯ８を
有し、かつ記憶機能を有する半導体集積回路装置におい
て、前記第３目的を達成することが可能な技術を提供す
ることにある。
本発明の第６目的は、前記第５目的を達成すると共に、
記憶機能を形成する際に、０ＭＯ８形成領域に損傷を生
じさせず、しかもそのための製造工程を低減することが
可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
ＬＤＤ構造を採用する０ＭＯ８を有する半導体集積回路
装置において、ｐチャネルＭＩ　Ｓ　ＦＥＴの側壁絶縁
膜（サイドウオールスペーサ）を、ｎチャネルＭＩＳＦ
ＥＴの側壁絶縁膜に比べて小さく構成する。
また、前記半導体集積回路装置において、ｎチャネル及
びｎチャネルＭＩＳＦＥＴのゲート電極上にＣＶＤで絶
縁膜を形成し、ｎ（又はｐ）チャネルＭＩＳＦＥＴ形成
領域の絶縁膜で側壁絶縁膜を形成し、この後−ｐ（又は
ｎ）チャネルＭＩＳＦＥＴ形成領域の絶縁膜で側壁絶縁
膜を形成する。
また、前記半導体集積回路装置において、ｎチャネル及
びＰチャネルＭＩＳＦＥＴ形成領域のゲ−ト電極上にＣ
ＶＤで絶縁膜を形成し、第１マスクを用いてｎ（又はｐ
）チャネルＭＩＳＦＥＴ形成領域の絶縁膜で側壁絶縁膜
を形成し、同一の第１マスクを用いてソース領域及びド
レイン領域を形成し、この後、第２マスクを用いてｐ（
又はｎ）チャネルＭＩＳＦＥＴ形成領域の絶縁膜で側壁
絶縁膜を形成し、同一の第２マスクを用いてソース領域
及びドレイン領域を形成する。
また、ＬＤＤ構造を採用する０ＭＯ８を有し、かつＬＤ
Ｄ構造のＭＩＳＦＥＴで形成されるメモリセルを有する
半導体集積回路装置において、ｎチャネルＭＩＳＦＥＴ
、ＰチャネルＭＩＳＦＥＴ、メモリセルのＭＩＳＦＥＴ
の夫々の形成領域のゲート電極上にＣＶＤで絶縁膜を形
成し、ｎ（又はＰ）チャネルＭＩＳＦＥＴ形成領域の絶
縁膜で側壁絶縁膜を形成し、この後、ｐ（又Ｉｔ　ｎ　
）チャネルＭＩＳＦＥＴ形成領域の絶縁膜で側壁絶縁膜
を形成し、そして、前記ｎチャネルＭＩＳＦＥＴの側壁
絶縁膜を形成する前或は後、又はｐチャネルＭＩＳＦＥ
Ｔの側壁絶縁膜を形成した後に、メモリセルのＭＩＳＦ
ＥＴ形成領域の絶縁膜で側壁絶縁膜を形成する。
また、ＬＤＤ構造を採用する０ＭＯ８を有し、かつＬＤ
Ｄ構造のＭＩＳＦＥＴとそのゲート電極よりも上層の導
電層で形成される容量素子との直列回路で形成されるメ
モリセルを有する半導体集積回路装置において、ｎチャ
ネルＭＩＳＦＥＴ、Ｐチャネ／Ｌ／ＭＩＳＦＥＴ、メモ
リセ／Ｌ／（７）ＭＩＳＦＥＴの夫々の形成領域のゲー
ト電極上にＣＶＤで絶縁膜を形成し、前記メモリセルの
ＭＩＳＦＥＴ形成領域の絶縁膜で側壁絶縁膜を形成し、
この後。
前記容量素子を形成し、ｎ（又はｐ）チャネルＭＩＳＦ
ＥＴ形成領域の絶縁膜で側壁絶縁膜を形成し。
この後、ｐ（又はｎ）チャネルＭＩＳＦＥＴ形成領域の
絶縁膜で側壁絶縁膜を形成する。
〔作用〕
上述した手段によれば、ｎチャネルＭＩＳＦＥＴのＬＤ
Ｄ部の寸法を長くシ、高不純物濃度のソース領域−ドレ
イン領域間を離隔することができるので、ソース領域−
ドレイン領域間の耐圧を確保することができると共に、
ｐチャネルＭＩＳＦＥＴの低不純物濃度（ＬＤＤ部）の
寸法を短くし、ソース領域の直列抵抗値及びドレイン領
域の直列抵抗値を低減することができるので、電流駆動
力を向上することができる。
また、同一工程で形成した絶縁膜でｎチャネルＭＩＳＦ
ＥＴ、ＰチャネルＭＩＳＦＥＴの夫々の側壁絶縁膜を形
成するので、絶縁膜を形成する工程を低減し、製造工程
を低減することができる。
また、ｎチャネルＭＩＳＦＥＴの側壁絶縁膜を形成する
第１マスクでソース領域及びドレイン領域を形成し、ｐ
チャネルＭＩＳＦＥＴの側壁絶縁膜を形成する第２マス
クでソース領域及びドレイン領域を形成することができ
るので、マスク形成工程を低減し、製造工程を低減する
ことができる。
また、同一工程で形成した絶縁膜でｎチャネルＭＩＳＦ
ＥＴ、ＰチャネルＭＩＳＦＥＴ、メモリセルのＭＩＳＦ
ＥＴの夫々の側壁絶縁膜を形成するので、絶縁膜を形成
する工程を低減し、製造工程を低減することができる。
また、前記容量素子を形成する際に、ｎチャネルＭＩＳ
ＦＥＴ、ｐチャネルＭＩＳＦＥＴの夫々の形成領域の絶
縁膜が保護膜として作用するので、ｎチャネルＭＩＳＦ
ＥＴ、ｐチャネルＭＩＳＦＥＴの夫々の形成領域の損傷
を防止することができる。
以下、本発明の構成について、周辺回路を０ＭＯ８で構
成する、ダイナミック型うシダムアクセスメモリ（ＤＲ
ＡＭ）を有する半導体集積回路装置に本発明を適用した
一実施例とともに説明する。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
〔発明の実施例〕
本発明の一実施例である半導体集積回路装置を第１図（
要部断面図）で示す。第１図の左側には。
スタチックキャパシタ構造の情報蓄積用容量素子で構成
されるＤＲＡＭのメモリセルを示す。第１図の右側には
、ＤＲＡＭの周辺回路を構成する６ＭＯ５を示す。
第１図に示すよう、に、ｐ−型の半導体基板１の主面部
には、ｐ″型ウェル領域２、ｎ゛型ウェル領域３の夫々
が設けられている。半導体基板１は、単結晶シリコン基
板で構成されている。ウェル領域２には、ＤＲＡＭのメ
モリセルＭ及び０ＭＯ８のｎチャネルＭＩＳＦＥＴＱｎ
が構成される。ウェル領域３には、０ＭＯ８のｐチャネ
ルＭＩＳＦＥＴＱｐが構成される。なお、第１図におい
て、メモリセルＭ及びＭＩＳＦＥＴＱｎは同一のウェル
領域２内に形成されているが、これらを夫々独立して形
成された異なるウェル領域内に形成することが望ましい
。
半導体素子形成領域間のウェル領域２．３の夫々の主面
には、フィールド絶縁膜（素子間分離絶縁膜）４が設け
られている。フィールド絶縁膜４下のウェル領域２の主
面部には、ウェル領域２よりも高不純物濃度で形成され
たＰ型のチャネルストッパ領域５が設けられている１図
示していないが、フィールド絶縁膜４下のウェル領域３
の主面部に、ｎ型のチャネルストッパ領域を設けてもよ
い。フィールド絶縁膜４、チャネルストッパ領域５の夫
々は、半導体素子間を電気的に分離するように構成され
ている。
ＤＲＡＭのメモリセルＭは、ウェル領域２の主面に、ス
イッチ用ｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用容量
素子Ｃとの直列回路で構成されている。
ＭＩＳＦＥＴＱｓは、ウェル領域２、ゲート絶縁膜６、
ゲート電極７．ソース領域又はドレイン領域である一対
のｎ型半導体領域（ＬＤＤ部）９及び一対のｎゝ型半導
体領域１３で構成されている。
ゲート電極７は、例えば、抵抗値を低減するための不純
物（例えば、Ｐ、Ａｓ）が導入された多結晶シリコン膜
で構成する。また、ゲート電極７は、単層の高融点金属
膜（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）若しくは高融点金属゛シリ
サイド膜（ＭｏＳｉｚｔＴｉＳｉｚ、Ｔａ５ｉ＝。
ＷＳｉ、）で構成してもよい、また、ゲート電極７は、
多結晶シリコン膜の上部に高融点金属膜若しくは高融点
金属シリサイド膜を積層した複合膜で構成してもよい、
ゲート電極７は、そのゲート幅方向に延在し、他のゲー
ト電極７と一体に形成され、フィールド絶縁膜４上部を
延在するワード線（ＷＬ）７Ａを構成する。導体層７に
は、これと同一形状のＣＶＤにより形成されたシリコン
酸化膜からなる絶縁膜８が形成される。
低不純物濃度のｎ型半導体領域９は、チャネル形成領域
（ウェル領域２）と高不純物濃度のｎ゛型半導体領域１
３との間に、半導体領域１３と一体に構成されている。
半導体領域９は、ＬＤＤ構造のＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｓを構成する。半導体領域９は、ゲート電極７（実際
にはその上層の絶縁膜８）をマスクとして、ｎ型不純物
（例えば、Ｐ）を導入することで形成する６つまり、半
導体領域９は、ゲート電極７に対して自己整合で形成さ
れる。半導体領域９は、短チャネル効果によるしきい値
電圧の低下を防止し、かつ抵抗値の増大による電流駆動
力の低下を防止できるように構成されている。半導体領
域９は、例えば１．３［μｍ］プロセスで形成した場合
、Ｉ　Ｘ　１０”　［ａｔｏｍｓ／　ｅｘ″］程度の不
純物濃度で形成されている。
高不純物濃度の半導体領域１３は、ゲート電極７の側壁
に選択的に形成された側壁絶縁膜（サイドウオールスペ
ーサ）１０をマスクとして、ｎ型不純物（例えば、Ｐ又
はＡ　ｓ　）を導入することで形成する。半導体領域１
３は、後述する情報蓄積用容量素子Ｃの電極１２Ａ、中
間導電層１２Ｂの夫々から接続孔１１を通して不純物を
導入することで形成される６つまり、半導体領域１３は
、側壁絶縁膜１０に対して自己整合で形成される。半導
体領域１３は、例えば。
ｌＸｌ０″ｏ［ａｔｏｍｓ／　ｃｓ”コ程度の不純物濃
度で形成されている。
前記低不純物濃度の半導体領域９は、チャネル長方向に
おいて、０．３［μｍ］程度以上の長さで形成されてい
る。これは、パンチスルーを防止し、高不純物濃度の半
導体領域１３間（ソース領域−ドレイン領域間）の耐圧
を確保できるように構成されている。半導体領域９の長
さは、実質的に、側壁絶縁膜１０の長さくゲート電極７
の側面からその垂直方向の厚さ）で規定されるので、側
壁絶縁膜１０は、０．３［μｍ］程度以上の長さで構成
されている。
前記情報蓄積用容量素子Ｃは、下層の電極１２Ａ、誘電
体膜１４、上層の電極１５を順次積層した、スタックド
キャパシタ構造（ＳＴＣ構造）で構成されている。
電極１２Ａは、接続孔１１を通して、ＭＩＳＦＥＴＱｓ
の一方の半導体領域１３に接続されており、メモリセル
Ｍ毎に設けられている。電極１２Ａは、情報蓄積用容量
素子Ｃの情報となる電荷蓄積量を確保するために、ゲー
ト電極７．ワード線７Ａの夫々の上部を覆うように（重
なるように）構成されている。電極１２Ａとゲート電極
７、ワード線７Ａの夫々との電気的な分離は、ゲート電
極７、ワード線７Ａの夫々の上部に設けられた絶縁膜８
で行われている。電極１２Ａは１例えば、抵抗値を低減
するｎ型不純物（例えば、Ｐ又はＡ　ｓ　）が導入され
た多結晶シリコン膜で形成する。
誘電体膜１４は、単層の酸化シリコン膜若しくは窒化シ
リコン膜、或はそれらの複合膜で形成されている。
電極１５は、誘電体膜１４を介在させて、電極１２Ａを
覆うように構成されており、メモリセルアレイの夫々の
メモリセルＭの電極１５と一体に構成されている。電極
１５は、電極１２Ａと同様に、例えば、多結晶シリコン
膜で形成されている。
前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの他方の半導体領
域１３には、中間導電層１２Ｂを介在させて、配線（デ
ータ線ＤＬ）２３が接続されている。
中間導電層１２Ｂは、前記電極１２Ａと同一製造工程で
形成される。中間導電層１２Ｂは、側壁絶縁膜１０で規
定される接続孔１１を通して半導体領域１３に接続され
、それ以外の部分はゲート電極７の上部に延在している
。中間導電層１２Ｂは、ゲート電極７に対して自己整合
に半導体領域１３に接続されているので、配線（ＤＬ）
２３と半導体領域１３との接続を実質的に自己整合的に
行うことができる。
配線（ＤＬ）２３は、層間絶縁膜２１に形成された接続
孔２２を通して中間導電層１２Ｂに接続されている。
配線２３は、第１層目の低抵抗配線材料、例えば、アル
ミニウム膜や所定の添加物（ＳＬ、　Ｃｕ）が含有され
たアルミニウム膜で形成する。
ＤＲＡＭの周辺回路を構成する０ＭＯ５は、ウェル領域
２の主面に形成されたｎチャネルＭＩＳＦＥＴＱｎと、
ウェル領域３の主面に形成されたｐチャネルＭＩＳＦＥ
ＴＱＰとで構成されている。
ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、ウェル
領域２゜ゲート絶縁膜６、ゲート電ｔ！７．ソース領域
又はドレイン領域である一対のｎ型半導体領域９及び一
対のｎ゛型半導体領域１７で構成されている。
低不純物濃度のｎ型半導体領域９は、前記メモリセルの
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓと同様に、ＬＤＤ構造
のＭＩＳＦＥＴＱｎを構成する。半導体領域９は、メモ
リセルＭの半導体領域９と同一製造工程で形成されるの
で、同様に、　Ｉ　Ｘ　１０”［ａｔｏｍｓ／　ａｍ”
］程度の不純物濃度で構成される。半導体領域９のチャ
ネル長方向の長さは、ゲート電極７の側壁に選択的に形
成された側壁絶縁膜１６によって規定されている。側壁
絶縁膜１６は、例えば前記メモリセルＭのＭＩＳＦＥＴ
Ｑｓと実質的に同様になるように、チャネル長方向の長
さを０．３［μｍ］程度以上で構成している。
ｐチャネルＭＩＳＦＥＴＱｐは、ウェル領域３、ゲート
電極６、ゲート電極７、ソース領域又はドレイン領域で
ある一対のｐ型半導体領域１８及び一対のｐ＋型半導体
領域２０で構成されている一低不純物濃度のＰ型半導体
領域１８は、前記ＭＩＳＦＥＴＱｎと同様に、ＬＤＤ構
造のＭＩＳＦＥＴＱｐを構成する。半導体領域１８は、
短チャネル効果によるしきい値電圧の低下を防止するた
めに、例えば、Ｉ　Ｘ　１０”　［ａｔｏｍｓ／　ｔｙ
ａ”コ程度の不純物濃度（ｐ型不純物濃度、例えば、Ｂ
濃度）で構成されている。半導体領域１８のチャネル長
方向の長さは、ＭＩＳＦＥＴＱｎ（又はＭＩＳＦＥＴＱ
ｓ）の半導体領域９に比べて小さく構成されている。つ
まり、側壁絶縁膜１９は、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　ｎの側壁絶縁膜１６（又はＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓの側壁絶縁膜１０）に比べて、チャネル長方向の
長さが小さく構成されている。１．３［μｍ］プロセス
の場合、側壁絶縁膜１９は。
０．３［μｍ］よりも小さい寸法で構成されている。
このようにＬＤＤ構造を採用する０ＭＯ３において、ｐ
チャネルＭＩＳＦＥＴＱＰの側壁絶縁膜１９を、ｎチャ
ネルＭＩＳＦＥＴＱｎの側壁絶縁膜１６に比べて小さく
構成することにより、ＭＩＳＦＥＴＱｎの半導体領域（
ＬＤＤ部）９の寸法を長くし、半導体領域１７間（ソー
ス領域−ドレイン領域間）を離隔することができるので
、半導体領域１７間の耐圧を確保することができると共
に、ＭＩＳＦＥＴＱＰの半導体領域（Ｌ　Ｄ　Ｄ部）１
８の寸法を短クシ、半導体領域間（ソース領域−ドレイ
ン領域間）２０の直列抵抗値を低減することができるの
で。
電流駆動力を向上することができる。
なお、ＰチャネルＭＩＳＦＥＴＱｐ側にＬＤＤ構造を採
用しない場合（半導体領域１８が存在せず、ソース領域
又はドレイン領域が半導体領域２０のみで形成される場
合）、少なくとも、チャネル形成領域側のドレイン領域
は、　Ｉ　Ｘ　１０”［ａｔｏｍｓ／　３３コ程度の不
純物濃度で構成される。しかも、このｐチャネルＭＩＳ
ＦＥＴＱｐの実効チャネル長は、側壁絶縁膜１９で規定
されるので１本発明は、ＬＤＤ構造を採用しないｐチャ
ネルＭＩＳＦＥＴＱｐを有する０ＭＯ８にも適用するこ
とができる。
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの半導体領域１７、Ｍ
ＩＳＦＥＴＱｐの半導体領域２０の夫々には、接続孔２
２を通して配線２３が接続されている。さらに、所定の
配線２３には、配線２６が接続されている。配線２６は
、第２層目の低抵抗配線材料、例えば、配線２３と同一
材料で形成されており、層間絶縁膜２４に形成された接
続孔２５を通して配線２３に接続されている。
次に、前述の半導体集積回路装置の製造方法について、
第２図乃至第１１図（各製造工程毎に示す半導体集積回
路装置の要部断面図）を用いて簡単に説明する。
まず、ｐ−型の半導体基板１を用意する。
次に、ＤＲＡＭのメモリセルアレイ形成領域、周辺回路
のｎチャネルＭＩＳＦＥＴ形成領域の夫々の半導体基板
１の主面部に１選択的に、ｐ−型ウェル領域２を形成す
る。そして、周辺回路のｐチャネルＭＩＳＦＥＴ形成領
域の半導体基板１の主面部に、選択的に、ｎ−型ウェル
領域３を形成する。
次に、半導体素子形成領域間のウェル領域２及びウェル
領域３の主面部に、フィールド絶縁膜４を形成する。こ
のフィールド絶縁膜４を形成する工程と共に、半導体素
子形成領域間のウェル領域２の主面部に、ｐ型チャネル
ストッパ領域５を形成する。
次に、半導体素子形成領域のウェル領域２、ウェル領域
３の夫々の主面部に、しきい値電圧調整用の不純物を導
入する。不純物としては１例えば。
ｐ型不純物（例えば、Ｂ）を用いる。ウェル領域２とウ
ェル領域８とでしきい値電圧調整用の不純物の導入量を
変える場合には、厚さの異なるマスク（例えば、酸化シ
リコン膜、フォトレジスト膜）を用いて不純物を導入す
ればよい。
次に、第２図に示すように、半導体素子形成領域のウェ
ル領域２．ウェル領域３の夫々の主面上に、ゲート絶縁
膜６を形成する。ゲート絶縁膜６は、ウェル領域２又は
３の主面を熱酸化することで形成することができる。ま
た、ゲート絶縁膜６は、所定の誘電率を得るために、熱
酸化中又は熱酸化後に、アンモニア等の窒化化合物を導
入した熱処理（熱窒化）を行うことにより、酸化シリコ
ン膜と窒化シリコン膜との複合膜で形成してもよい。
次に、第、３図に示すように、ＭＩＳＦＥＴ形成領域の
ゲート絶縁膜６上に、ゲート電極７及びその上部の絶縁
膜８を形成する。ゲート電極７はスパッタ又はＣＶＤと
スパッタにより絶縁膜８はＣＶＤにより、夫々基板上全
面に形成し、この後、所定の形状にエツチングされる。
このゲート電極７及び絶縁膜８を形成すると共に、同一
製造工程で所定のフィールド絶縁膜４上にワード線（Ｗ
　Ｌ　）７Ａ及びその上部の絶縁膜８を形成する。ゲー
ト電極７とその上部の絶縁膜８、ワード線７Ａとその上
部の絶縁膜８の夫々は、同一のエツチングマスクでエツ
チングする（重ね切りする）。エツチングとしては、後
工程で形成される側壁絶縁膜の膜厚の制御性を高めるた
めに、半導体基板１の表面に対してゲート電極７の側面
を垂直に加工できるＲＩＥ等の異方性エツチングを用い
る。
次に、不純物の導入による損傷が生じないように、少な
くともウェル領域２、ウェル領域３の夫々の主面に熱酸
化で薄い酸化シリコン膜（バッファ層）を形成する。
次に、第４図に示すようにメモリセルＭのＭＩＳＦＥＴ
Ｑｇ形成領域、０ＭＯ５のＭＩＳＦＥＴＱｎ形成領域の
ウェル領域２の主面部に、低不純物濃度のｎ型半導体領
域９を選択的に形成する。
半導体領域９は、主に、ゲート電極７及びフィールド絶
縁膜４をマスクとして、ｎ型不純物をイオン打込みで導
入することで形成できる。この時。
その他のＭＩＳＦＥＴＱｐ形成領域は、例えばフォトレ
ジストマスクで覆った状態にある。
次に、第４図に示すように、０ＭＯ５のＭＩＳＦＥＴＱ
ｐ形成領域のウェル領域３の主面部に。
低不純物濃度のＰ型半導体領域１８を選択的に形成する
。半導体領域１８は、半導体領域９と同様に、主に、ゲ
ート電極７及びフィールド絶縁膜４をマスクとして、ｐ
型不純物をイオン打込みで導入することで形成できる。
この時、その他のＭＩＳＦＥＴＱｎ形成領域は１例えば
フォトレジストマスクで覆った状態にある。
次に、第５図に示すように、絶縁膜８を介在させたゲー
ト電極７上を覆うように、半導体基板１の全面に、主に
、側壁絶縁膜（サイドウオールスペーサ）を形成するた
めの絶縁膜１０Ａを形成する。
絶縁膜１０Ａは、例えば、ＣＶＤで形成した酸化シリコ
ン膜を用いる。絶縁膜１０Ａは、ゲート電極７と略同様
の膜厚１例えば、４０００［人］程度の膜厚で形成する
。また、絶縁膜１０Ａは、スパッタで形成した酸化シリ
コン膜、ＣＶＤで形成した窒化シリコン膜で形成しても
よい。
次に、第６図に示すように、メモリセルＭ形成領域のＭ
ＩＳＦＥＴＱＳのゲート電極７の側壁に選択的に側壁絶
縁膜１０を形成する。側壁絶縁膜１０は、０ＭＯ８形成
領域の絶縁膜１０Ａ上を例えばフォトレジストマスク（
図示せず）で覆った状態で、メモリセルＭの絶縁膜１０
ＡにＲＩＥ等の異方性エツチングを施すことで形成する
ことができる。側壁絶縁膜１０は、前述のように、チャ
ネル長方向の長さを０．３［μｍ］程度以上で形成する
。ＣＭＯＳ形成領域の絶縁膜１０Ａは、積極的に残存す
るようにする。
側壁絶縁膜１０を形成する工程により、同第６図に示す
ように、半導体領域９（ソース領域及びドレイン領域形
成領域）の主面上に、側壁絶縁膜１０で規定された接続
孔１１が形成される。接続孔１１は、ゲート電極７に対
して自己整合で形成される側壁絶縁膜１０で規定される
ので、ゲート電極７に対して自己整合で形成される。
次に、第７図に示すように、メモリセルＭ形成領域に、
選択的に、情報蓄積用容量素子Ｃの一方の電極ｉ２Ａ及
び中間導電層１２Ｂを形成する。電極１２Ａ及び中間導
電層１２Ｂは、まず、半導体基板１の全面にＣＶＤで多
結晶シリコン膜を形成し、その表面を熱酸化した後、ｎ
型不純物（例えば、Ｐ）を導入する。この後、例えばフ
ォトレジストマスクを用い、所定形状にエツチングする
ことにより、同第７図に示すように、電極１２Ａ及び中
間導電層１２Ｂを形成することができる。エツチングと
しては、ＲＩＥ等の異方性エツチングを用いる。
電極１２Ａ、中間導電層１２Ｂの夫々は、側壁絶縁膜１
０で規定された接続孔１１を通してＭＩＳＦＥＴＱｓの
ソース領域又はドレイン領域の一部を構成する半導体領
域９に接続される。電極１２Ａ及び中間導電層１２Ｂに
導入されたｎ型不純物は、接続孔１１を通して、半導体
領域９に拡散されるようになっている。
Ｃ：ＭＯＳ形成領域においては、電極１２Ａ及び中間導
電層１２Ｂを形成する多結晶シリコン膜は、絶縁膜１０
Ａ上にも形成される。この絶縁膜１０Ａ上の多結晶シリ
コン膜は、電極１２Ａ、中間導電層１２Ｂの夫々のパタ
ーンニング工程の際に除去される。
このように、　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　ｅ　
Ｑ　Ｐ　ｅ　Ｑ　ｓの夫々の形成領域のゲート電極７上
にＣＶＤで絶縁膜１０Ａを形成し、前記メモリセルＭの
ＭＩＳＦＥＴ　Ｑ　ｓ形成領域の絶縁膜１０Ａで側壁絶
縁膜１０を形成し、そして、ＣＭＯＳ形成領域に絶縁膜
１０Ａを残存させた状態で前記情報蓄積用容量素子Ｃの
電極１２Ａ及び中間導電層１２Ｂを形成することにより
、前記電極１２Ａ及び中間導電層１２Ｂを形成する際に
、０ＭＯ８形成領域の絶縁膜１０Ａが保護膜（耐エツチ
ングマスク）として作用するので、ＭＩＳＦＥＴ　Ｑ　
ｎ　ｅ　Ｑ　ｐの夫々の形成領域のウェル領域２゜３表
面の損傷（エツチングダメージ）を防止することができ
る。
しかも、後述するが、０ＭＯ８形成領域に残存される絶
縁膜１０Ａは、主に、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ
　。
Ｑｓの夫々の側壁絶縁膜（１６，１９）を形成するため
のものであるので、保護膜として作用する絶縁膜１０Ａ
を形成する工程を実質的になくすことができ。
製造工程を低減することができる。
次に、情報蓄積用容量素子Ｃ形成領域において、電極１
２Ａの表面に選択的に誘電体膜１４を形成する。
例えば、前述した電極１２Ａの表面の熱酸化膜を一担除
去した後、再度の熱酸化によりシリコン酸化膜を形成す
るか、あるいは直接シリコン窒化膜をＣＶＤにより薄く
形成した後その表面を熱酸化する。
次に、第８図に示すように、メモリセルアレイ形成領域
において、誘電体膜１４上でしかもＭＩＳＦ　Ｅ　Ｔ　
Ｑ　ｓの一方の半導体領域（９）とデータ線との接続部
を除く領域に、情報蓄積用容量素子Ｃの他方の電極１５
を形成する。電極１５は、電極１２と実質的に同様に、
半導体基板１の全面にＣＶＤで多結晶シリコン膜を形成
し、この多結晶シリコン膜に異方性エツチングを施すこ
とにより形成することができる。この工程により、メモ
リセルＭの情報蓄積用容量素子Ｃが完成する。
つまり、０ＭＯ８形成領域に残存される絶縁膜１０Ａは
、前記電極１２を形成する工程と同様に、情報蓄積用容
量素子Ｃの電極１５を形成する際に、保護膜として作用
するので、　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　、　Ｑ
ｐの夫々の形成領域のウェル領域２，３表面の損傷を防
止することができる。しかも、０ＭＯ８形成領域に残存
される絶縁膜１０Ａは、製造工程を増加しない。
次に、０ＭＯ８のｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｎ形成領域において、ゲート電極７の側壁に選択的
に側壁絶縁膜１６を形成する。そして、第９図に示すよ
うに、高不純物濃度のｎ゛型半導体領域１７を形成する
。
前記側壁絶縁膜１６は、同第９図に点線で示すように、
ＭＩＳＦＥＴＱｎ形成領域が開口されたマスク（例えば
、フォトレジストマスク）を用い、絶縁膜１０ＡにＲＩ
Ｅ等の異方性エツチングを施し、この絶縁膜１０Ａで形
成することができる。側壁絶縁膜１６は、前述のように
、チャネル長方向の長さを０．３［μｍ］程度以上で形
成する。
前記ｎ＋型半導体領域１７は、側壁絶縁膜１６を形成し
た同一マスクを用い、ｎ型不純物をイオン打込みで導入
することにより形成することができる。
半導体領域１７のチャネル形成領域側に導入される不純
物は、側壁絶縁膜１６で規定される。また、ｎ型不純物
の導入に際して、導入によるウェル領域２表面の損傷を
低減するために、酸化シリコン膜のバッファ層を形成す
る場合は、耐熱性のマスクを使用することが好ましい。
半導体領域１７を形成した後には、マスクは除去される
。
次に、０ＭＯ５（７）ｐチャネ／ＬｚＭＩＳＦＥＴＱＰ
形成領域において、ゲート電極７の側壁に選択的に側壁
絶縁膜１９を形成する。そして、第１０図に示すように
、高不純物濃度のｐ°型半導体領域２０を形成する。
前記側壁絶縁膜１９は、同第１０図に点線で示すように
、ＭＩＳＦＥＴＱｐ形成領域が開口されたマスク（例え
ば、フォトレジストマスク）を用い、絶縁膜１０ＡにＲ
ＩＥ等の異方性エツチングを施し、この絶縁膜１０Ａで
形成することができる。側壁絶縁膜１９は、前述のよう
に、チャネル長方向の長さを０．３［μｍコよりも小さ
く形成する。
前記ｐ・型半導体領域２０は、側壁絶縁膜１９を形成し
た同一マスクを用い、ｐ型不純物をイオン打込みで導入
することにより形成することができる。
半導体領域２０のチャネル形成領域側に導入される不純
物は、側壁絶縁膜１９で規定される。また、ｐ型不純物
の導入に際して、導入によるウェル領域３表面の損傷を
低減するために、酸化シリコン膜のバッファ層を形成す
る場合は、耐熱性のマスクを使用することが好ましい。
半導体領域２０を形成した後には、マスクは除去される
。
次に、同第１０図に示すように、窒素ガス雰囲気中でア
ニールを施し、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの半導
体領域１３、ＭＩＳＦＥＴＱｎの半導体領域１７、ＭＩ
ＳＦＥＴＱｐの半導体領域２０の夫々を引き伸し拡散さ
せる。この工程により、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｓが完成しメモリセルＭが完成すると共に、ＭＩＳＦＥ
ＴＱｎ及びＱｐが完成し０ＭＯ８が完成する。
このように、０ＭＯ８形成領域において、ＭＩＳＦＥＴ
Ｑｎ、Ｑｐの夫々のゲート電極７上に絶縁膜１０Ａを形
成し、ＭＩＳＦＥＴＱｎ形成領域の絶縁膜１０Ａで側壁
絶縁膜１６を形成し、この後１ＭＩＳＦＥＴＱｐ形成領
域の絶縁膜１０Ａで側壁絶縁膜１９を形成することによ
り、同一工程で形成した絶縁膜１０ＡでＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｎの側壁絶縁膜１６、ＭＩＳＦＥＴＱｐ
の側壁絶縁膜１９を形成するので。
絶縁膜１０Ａを形成する工程を低減し、製造工程を低減
することができる。つまり、側壁絶縁膜１６と１９は、
一度の絶縁膜１０Ａの形成工程と、二度のエツチング工
程とで形成することができる。なお、本発明は、ＭＩＳ
ＦＥＴＱＰの側壁絶縁膜１９を形成した後に、ＭＩＳＦ
ＥＴＱｎの側壁絶縁膜１６を形成してもよい。
また、０ＭＯ５形成領域において、ＭＩＳＦＥＴＱｎ、
Ｑ、ｐの夫々の形成領域のゲート電極７上に絶縁膜１０
Ａを形成し、第９図に点線で示す第１マスクを用いてＭ
ＩＳＦＥＴＱｎ形成領域の絶縁膜１０Ａで側壁絶縁膜１
６を形成し、同一の第１マスクを用いて半導体領域１７
（ソース領域及びドレイン領域）を形成し、この後、第
１０図に点線で示す第２マスクを用いてＭＩＳＦＥＴＱ
ｐ形成領域の絶縁膜１０Ａで側壁絶縁膜１９を形成し、
同一の第２マスクを用いて半導体領域２０（ソース領域
及びドレイン領域）を形成することにより、ＭＩＳＦＥ
ＴＱｎの側壁絶縁膜１６を形成する第１マスクで半導体
領域１７を形成し、ＭＩＳＦＥＴＱｐの側壁絶縁膜１９
を形成する第２マスクで半導体領域２０を形成すること
ができるので、半導体領域１７及び２０を形成するマス
ク形成工程を低減し、製造工程を低減することができる
。なお１本発明は、ＭＩＳＦＥＴＱＰの側壁絶縁膜１９
及び半導体領域２０を形成した後に、ＭＩＳＦＥＴＱｎ
の側壁絶縁膜１６及び半導体領域１７を形成してもよい
。
また、メモリセル形成領域及び０ＭＯ５形成領域におい
て、ＭＩＳＦＥＴＱｎ、Ｑｐ、Ｑｓの夫々の形成領域の
ゲート電極７上に絶縁膜１０Ａを形成し、メモリセルＭ
のＭＩＳＦＥＴＱｓ形成領域の絶縁膜１０Ａで側壁絶縁
膜１０を形成し、０ＭＯ８のＭＩＳＦＥＴＱｎ形成領域
の絶縁膜１０Ａで側壁絶縁膜１６を形成し、この後、Ｍ
Ｉ、５ＦＥＴＱＰ形成領域の絶縁膜１０Ａで側壁絶縁膜
１９を形成することにより、同一工程で形成した絶縁膜
１０ＡでＭＩＳＦＥＴＱｎ、Ｑｐ、Ｑｓの夫々の側壁絶
縁膜１６．１９．１０を形成するので、絶縁膜１０Ａを
形成する工程を低減し、製造工程を低減することができ
る。
なお１本発明は、メモリセルＭのＭＩ　５ＦＥＴＱＳの
側壁絶縁膜１０を、ＭＩＳＦＥＴＱｎの側壁絶縁膜１６
を形成した後、或はＭＩ　５ＦＥＴＱｐの側壁絶縁膜１
９を形成した後に形成してもよい。
また、メモリセル形成領域及び０ＭＯ８形成領域におい
て、ＭＩＳＦＥＴＱｎ−Ｑｐ、Ｑｓの夫々の形成領域の
ゲート電極７上に絶縁膜１０Ａを形成し、Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｓ形成領域の絶縁膜１０Ａで側壁絶縁
膜１０を形成し、この後、メモリセルＭの情報蓄積用容
量素子Ｃの電極１２Ａ又は電極１５を形成し、ＭＩＳＦ
ＥＴＱｎ形成領域の絶縁膜１０Ａで側壁絶縁膜１６を形
成し、この後、ＭＩＳＦＥＴＱＰ形成領域の絶縁膜１０
Ａで側壁絶縁膜１９を形成することにより、情報蓄積用
容量素子Ｃの電極１２Ａ又は電極１５を形成する際に、
ＭＩＳＦＥＴＱｎ、Ｑｐの夫々の形成領域の絶縁膜１０
Ａが保護膜として作用するので、ＭＩＳＦＥＴＱｎ形成
領域のウェル領域２表面、ＭＩＳＦＥＴＱｐ形成領域の
ウェル領域３表面の損傷を防止することができる。
しかも、０ＭＯ８形成領域に形成された保護膜として作
用する絶縁膜１０Ａは、前述のように、側壁絶縁膜１６
及び１９を形成するためのものであり、製造工程を低減
することができる。
次に、半導体基板１全面を覆う例えばフォスフオシリケ
ードガラス（ＰＳＧ）からなる層間絶縁膜２１をＣＶＤ
により形成し、この後、層間絶縁膜２１に接続孔２２を
形成する。そして、第１１図に示すように、アルミニウ
ムからなる配線２３をスパッタにより形成する。
次に、半導体基板１全面を覆うＰＳＧ膜からなる層間絶
縁膜２４をＣＶＤにより形成し、この後、眉間絶縁膜２
４に接続孔２５を形成する。そして、前記第１図に示す
ように、アルミニウムからなる配置１Ａ２６をスパッタ
により形成する。この後、図示しない最終保護膜が形成
される。これら一連の製造工程を施すことにより、本実
施例の０ＭＯ８及びＤＲＡＭを有する半導体集積回路装
置が製造される。
なお、本発明は、低不純物濃度の半導体領域９（ＬＤＤ
部）下に高不純物濃度のｐ＋型半導体領域を設けたｎチ
ャネルＭＩＳＦＥＴＱｎ所謂ｐポケット構造のｎチャネ
ルＭＩＳＦＥＴの０ＭＯ８を有する半導体集積回路装置
に適用することができる。
また、本発明は、スタックドキャパシタ構造の情報蓄積
用容量素子に限定されず、細孔を利用した情報蓄積用容
量素子や一般的に広く使用されるＭＯ８構造の情報蓄積
用容量素子で構成されるメモリセルのＤＲＡＭを有する
半導体集積回路装置に適用することができる。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変形し得ることは勿論である。
例えば、本発明は、ＤＲＡＭを有していない、０ＭＯ８
を有する半導体集積回路装置に適用することができる。
また１本発明は、ＭＩＳＦＥＴでメモリセルを構成する
マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等と０ＭＯ８
とを有する半導体集積回路装置に適用することができる
。
〔発明の効果〕
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、下記の
とおりである。
ＬＤＤ構造を採用する０ＭＯ８を有する半導体集積回路
装置において、ｎチャネルＭＩＳＦＥＴの耐圧を確保す
ると共に、ｐチャネルＭＩＳＦＥＴの電流駆動力を向上
することができる。
また、ＬＤＤ構造の側壁絶縁膜を形成する絶縁膜形成工
程を低減することができる。
また、ＬＤＤ構造の側壁絶縁膜を形成するエツチングの
マスク形成工程を低減することができる。
また、ＬＤＤ構造を採用する０ＭＯ８を有し、かつ記憶
機能を有する半導体集積回路装置において、ＬＤＤ構造
の側壁絶縁膜を形成する絶縁膜形成工程を低減すること
ができる。
また、記憶機能を形成する際に、０ＭＯ３形成領域に損
傷を生じさせず、しかもそのための製造工程を低減する
ことができる。
【図面の簡単な説明】
第１図は１本発明の一実施例である半導体集積回路装置
を示す要部断面図、 第２図乃至第１１図は、前記半導体集積回路装置を各製
造工程毎に示す要部断面図である。 図中、１・・・半導体基板、２，３・・・ウェル領域、
７・・・ゲート電極、７Ａ、ＷＬ・・・ワード線、９，
１３゜１？、　ＩＬ　２０・・・半導体領域、　１０．
１６．１９・・・側壁絶縁膜、ＩＯＡ・・・絶縁膜、１
２Ａ、１５・・・電極、１４・・・誘電体膜、１２Ｂ・
・・中間導電層、２３．２６・・・配線、Ｍ・・・メモ
リセル、Ｑｓ、Ｑｎ、Ｑｐ・・−ＭＩＳＦＥＴ、Ｃ−情
報蓄積用容量素子である。

Claims (1)

  1. 【特許請求の範囲】 １、夫々、ゲート電極の側壁に選択的に側壁絶縁膜を形
    成した第１チャネルＭＩＳＦＥＴと第２チャネルＭＩＳ
    ＦＥＴとを有する半導体集積回路装置において、前記第
    １チャネルＭＩＳＦＥＴのチャネル長方向の前記側壁絶
    縁膜の寸法が、前記第２チャネルＭＩＳＦＥＴの前記側
    壁絶縁膜の寸法に比べて小さく構成されていることを特
    徴とする半導体集積回路装置。 ２、前記第１チャネルＭＩＳＦＥＴはｐチャネルＭＩＳ
    ＦＥＴであり、第２チャネルＭＩＳＦＥＴは、ｎチャネ
    ルＭＩＳＦＥＴであることを特徴とする特許請求の範囲
    第１項に記載の半導体集積回路装置。 ３、前記第１チャネルＭＩＳＦＥＴは、チャネル形成領
    域側のソース領域又はドレイン領域の一部をその他のソ
    ース領域又はドレイン領域に比べて低不純物濃度で構成
    したことを特徴とする特許請求の範囲第１項又は第２項
    に記載の半導体集積回路装置。 ４、前記第２チャネルＭＩＳＦＥＴは、チャネル形成領
    域側のソース領域又はドレイン領域の一部をその他のソ
    ース領域又はドレイン領域に比べて低不純物濃度で構成
    したことを特徴とする特許請求の範囲第１項乃至第３項
    に記載の夫々の半導体集積回路装置。 ５、前記第１チャネルＭＩＳＦＥＴ、第２チャネルＭＩ
    ＳＦＥＴの夫々の側壁絶縁膜は、ゲート電極を覆うよう
    にＣＶＤで基板全面に絶縁膜を形成し、この絶縁膜に異
    方性エッチングを施して構成されていることを特徴とす
    る特許請求の範囲第１項乃至第４項に記載の夫々の半導
    体集積回路装置。 ６、夫々、ゲート電極の側壁に選択的に側壁絶縁膜を形
    成した第１チャネルＭＩＳＦＥＴと第２チャネルＭＩＳ
    ＦＥＴとを有する半導体集積回路装置の製造方法におい
    て、前記第１チャネルＭＩＳＦＥＴ形成領域、第２チャ
    ネルＭＩＳＦＥＴ形成領域の夫々のゲート電極を覆うよ
    うに、基板全面に絶縁膜を形成する工程と、前記第１チ
    ャネルＭＩＳＦＥＴ形成領域の前記絶縁膜に異方性エッ
    チングを施し、該絶縁膜で側壁絶縁膜を形成する工程と
    、前記第２チャネルＭＩＳＦＥＴ形成領域の前記絶縁膜
    に異方性エッチングを施し、該絶縁膜で側壁絶縁膜を形
    成する工程とを具備したことを特徴とする半導体集積回
    路装置の製造方法。 ７、前記第１チャネルＭＩＳＦＥＴはｐ又はｎチャネル
    ＭＩＳＦＥＴであり、前記第２チャネルＭＩＳＦＥＴは
    ｎ又はｐチャネルＭＩＳＦＥＴであることを特徴とする
    特許請求の範囲第６項に記載の半導体集積回路装置の製
    造方法。 ８、前記第１チャネルＭＩＳＦＥＴのチャネル長方向の
    側壁絶縁膜は、前記第２チャネルＭＩＳＦＥＴの側壁絶
    縁膜のチャネル長方向の寸法に比べて小さく又は大きく
    形成されていることを特徴とする特許請求の範囲第６項
    又は第７項に記載の半導体集積回路装置の製造方法。 ９、夫々、ゲート電極の側壁に選択的に側壁絶縁膜を形
    成した第１チャネルＭＩＳＦＥＴと第２チャネルＭＩＳ
    ＦＥＴとを有する半導体集積回路装置の製造方法におい
    て、前記第１チャネルＭＩＳＦＥＴ形成領域、第２チャ
    ネルＭＩＳＦＥＴ形成領域の夫々のゲート電極を覆うよ
    うに、基板全面に絶縁膜を形成する工程と、前記第１チ
    ャネルＭＩＳＦＥＴ形成領域が開口された第１マスクを
    形成する工程と、該第１マスクを用いて、第１チャネル
    ＭＩＳＦＥＴ形成領域の前記絶縁膜に異方性エッチング
    を施し、該絶縁膜で側壁絶縁膜を形成する工程と、前記
    第１マスクを用いて、第１チャネルＭＩＳＦＥＴ形成領
    域に第１導電型の不純物を導入し、ソース領域及びドレ
    イン領域を形成する工程と、前記第１マスクを除去する
    工程と、前記第２チャネルＭＩＳＦＥＴ形成領域が開口
    された第２マスクを形成する工程と、該第２マスクを用
    いて、第２チャネルＭＩＳＦＥＴ形成領域の前記絶縁膜
    に異方性エッチングを施し、該絶縁膜で側壁絶縁膜を形
    成する工程と、前記第２マスクを用いて、第２チャネル
    ＭＩＳＦＥＴ形成領域に第２導電型の不純物を導入し、
    ソース領域及びドレイン領域を形成する工程と、前記第
    ２マスクを除去する工程とを具備したことを特徴とする
    半導体集積回路装置の製造方法。 １０、夫々、ゲート電極の側壁に選択的に側壁絶縁膜を
    形成した第１チャネル型の第１ＭＩＳＦＥＴ、第２チャ
    ネル型の第２ＭＩＳＦＥＴ及びメモリセルを構成する第
    １又は第２チャネル型の第３ＭＩＳＦＥＴを有する半導
    体集積回路装置の製造方法において、前記第１ＭＩＳＦ
    ＥＴ形成領域、第２ＭＩＳＦＥＴ形成領域、第３ＭＩＳ
    ＦＥＴ形成領域の夫々のゲート電極を覆うように、基板
    全面に絶縁膜を形成する工程と、前記第１ＭＩＳＦＥＴ
    形成領域の前記絶縁膜に異方性エッチングを施し、該絶
    縁膜で側壁絶縁膜を形成する工程と、前記第２ＭＩＳＦ
    ＥＴ形成領域の前記絶縁膜に異方性エッチングを施し、
    該絶縁膜で側壁絶縁膜を形成する工程とを具備し、前記
    第１ＭＩＳＦＥＴの側壁絶縁膜を形成する工程の前或は
    後、又は第２ＭＩＳＦＥＴの側壁絶縁膜を形成する工程
    の後に、前記第３ＭＩＳＦＥＴ形成領域の前記絶縁膜に
    異方性エッチングを施し、該絶縁膜で側壁絶縁膜を形成
    する工程を具備したことを特徴とする半導体集積回路装
    置の製造方法。 １１、夫々、ゲート電極の側壁に選択的に側壁絶縁膜を
    形成した第１チャネル型の第１ＭＩＳＦＥＴ、第２チャ
    ネル型の第２ＭＩＳＦＥＴを有し、同様に、ゲート電極
    の側壁に選択的に側壁絶縁膜を形成した第１又は第２チ
    ャネル型の第３ＭＩＳＦＥＴとこの第３ＭＩＳＦＥＴの
    ゲート電極よりも上層の導電層で形成される容量素子と
    の直列回路からなるメモリセルを有する半導体集積回路
    装置の製造方法において、前記第１ＭＩＳＦＥＴ形成領
    域、第２ＭＩＳＦＥＴ形成領域、第３ＭＩＳＦＥＴ形成
    領域の夫々のゲート電極を覆うように、基板全面に絶縁
    膜を形成する工程と、前記第３ＭＩＳＦＥＴ形成領域の
    前記絶縁膜に異方性エッチングを施し、該絶縁膜で側壁
    絶縁膜を形成する工程と、前記容量素子を形成する工程
    と、前記第１ＭＩＳＦＥＴ形成領域の前記絶縁膜に異方
    性エッチングを施し、該絶縁膜で側壁絶縁膜を形成する
    工程と、前記第２ＭＩＳＦＥＴ形成領域の前記絶縁膜に
    異方性エッチングを施し、該絶縁膜で側壁絶縁膜を形成
    する工程とを具備したことを特徴とする半導体集積回路
    装置の製造方法。 １２、前記容量素子は、誘電体膜を介在させて導電膜を
    重ね合わせた、スタックドキャパシタ構造で構成されて
    いることを特徴とする特許請求の範囲第１１項に記載の
    半導体集積回路装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03151662A (ja) * 1989-11-08 1991-06-27 Sharp Corp 半導体装置の製造方法
DE4100525A1 (de) * 1990-02-05 1991-08-08 Mitsubishi Electric Corp Halbleitereinrichtung und herstellungsverfahren dafuer
JPH03209762A (ja) * 1990-01-11 1991-09-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE4110645A1 (de) * 1990-04-03 1991-10-17 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung
DE4112044A1 (de) * 1990-05-30 1991-12-05 Mitsubishi Electric Corp Halbleitereinrichtung mit wenigstens zwei feldeffekttransistoren und herstellungsverfahren fuer diese
JPH0462870A (ja) * 1990-06-25 1992-02-27 Mitsubishi Electric Corp 半導体装置
DE4143474C2 (de) * 1990-04-03 1998-06-10 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Feldeffekttransistor und Verfahren zu deren Herstellung
US6078079A (en) * 1990-04-03 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6207979B1 (en) 1997-10-17 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Gate array and manufacturing method of semiconductor integrated circuit using gate array
KR100306111B1 (ko) * 1989-03-20 2001-09-24 가나이 쓰도무 반도체집적회로장치
US6569742B1 (en) 1998-12-25 2003-05-27 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device having silicide layers
JP2006203225A (ja) * 2006-02-22 2006-08-03 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2006332123A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06105773B2 (ja) * 1987-12-22 1994-12-21 株式会社東芝 半導体装置
JPH02290050A (ja) * 1989-02-23 1990-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
US5250468A (en) * 1990-02-05 1993-10-05 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device including interlaying insulating film
JP2530033B2 (ja) * 1990-02-08 1996-09-04 株式会社東芝 絶縁ゲ―ト型集積回路
JP2907344B2 (ja) * 1990-06-27 1999-06-21 株式会社東芝 半導体装置およびその製造方法
JPH0821691B2 (ja) * 1990-11-26 1996-03-04 三菱電機株式会社 半導体メモリセル
KR100249268B1 (ko) * 1990-11-30 2000-03-15 가나이 쓰도무 반도체 기억회로장치와 그 제조방법
KR940005802B1 (ko) * 1991-07-09 1994-06-23 삼성전자 주식회사 Cmos 반도체장치 및 그 제조방법
JPH05283626A (ja) * 1991-07-12 1993-10-29 Nec Corp 半導体集積回路装置
JP3181406B2 (ja) * 1992-02-18 2001-07-03 松下電器産業株式会社 半導体記憶装置
US5272097A (en) * 1992-04-07 1993-12-21 Philip Shiota Method for fabricating diodes for electrostatic discharge protection and voltage references
US5591661A (en) * 1992-04-07 1997-01-07 Shiota; Philip Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures
US6432759B1 (en) * 1992-11-24 2002-08-13 Lsi Logic Corporation Method of forming source and drain regions for CMOS devices
JP3227983B2 (ja) * 1993-09-10 2001-11-12 ソニー株式会社 半導体装置及びその製造方法
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
KR0138352B1 (ko) * 1993-12-17 1998-04-28 김광호 반도체 장치 및 그의 제조방법
JP3256084B2 (ja) 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
KR100356784B1 (ko) * 1994-12-14 2003-03-04 주식회사 하이닉스반도체 미세선폭의상보형트랜지스터(cmosfet)제조방법
JP3400891B2 (ja) * 1995-05-29 2003-04-28 三菱電機株式会社 半導体記憶装置およびその製造方法
KR100214468B1 (ko) * 1995-12-29 1999-08-02 구본준 씨모스 소자 제조방법
SG54456A1 (en) 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
US6359316B1 (en) * 1997-09-19 2002-03-19 Cypress Semiconductor Corp. Method and apparatus to prevent latch-up in CMOS devices
US6657241B1 (en) 1998-04-10 2003-12-02 Cypress Semiconductor Corp. ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices
JP2000200886A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPWO2004090983A1 (ja) * 2003-04-04 2006-07-06 富士通株式会社 半導体装置とその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS593918A (ja) * 1982-06-29 1984-01-10 Toshiba Corp 相補型半導体装置の製造方法
JPS60119781A (ja) * 1983-12-02 1985-06-27 Hitachi Ltd 半導体装置の製造方法
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS615580A (ja) * 1984-06-19 1986-01-11 Toshiba Corp 半導体装置の製造方法
US4577391A (en) * 1984-07-27 1986-03-25 Monolithic Memories, Inc. Method of manufacturing CMOS devices
US4811076A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Device and process with doubled capacitors
JPH0736437B2 (ja) * 1985-11-29 1995-04-19 株式会社日立製作所 半導体メモリの製造方法
JPS62219659A (ja) * 1986-03-20 1987-09-26 Hitachi Ltd Ｍｏｓ型半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS593918A (ja) * 1982-06-29 1984-01-10 Toshiba Corp 相補型半導体装置の製造方法
JPS60119781A (ja) * 1983-12-02 1985-06-27 Hitachi Ltd 半導体装置の製造方法
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100306111B1 (ko) * 1989-03-20 2001-09-24 가나이 쓰도무 반도체집적회로장치
JPH03151662A (ja) * 1989-11-08 1991-06-27 Sharp Corp 半導体装置の製造方法
JPH03209762A (ja) * 1990-01-11 1991-09-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE4100525A1 (de) * 1990-02-05 1991-08-08 Mitsubishi Electric Corp Halbleitereinrichtung und herstellungsverfahren dafuer
US5547885A (en) * 1990-04-03 1996-08-20 Mitsubishi Denki Kabushiki Kaisha Method of making asymmetric LDD transistor
US6078079A (en) * 1990-04-03 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
DE4110645A1 (de) * 1990-04-03 1991-10-17 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung
US5254866A (en) * 1990-04-03 1993-10-19 Mitsubishi Denki Kabushiki Kaisha LDD CMOS with wider oxide sidewall on PMOS than NMOS
DE4110645C2 (de) * 1990-04-03 1995-05-24 Mitsubishi Electric Corp Verfahren zur Herstellung einer Halbleitereinrichtung
US5436482A (en) * 1990-04-03 1995-07-25 Mitsubishi Denki Kabushiki Kaisha MOSFET with assymetric lightly doped source-drain regions
US5849616A (en) * 1990-04-03 1998-12-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device
DE4143474C2 (de) * 1990-04-03 1998-06-10 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Feldeffekttransistor und Verfahren zu deren Herstellung
DE4112044A1 (de) * 1990-05-30 1991-12-05 Mitsubishi Electric Corp Halbleitereinrichtung mit wenigstens zwei feldeffekttransistoren und herstellungsverfahren fuer diese
US5212542A (en) * 1990-05-30 1993-05-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having at least two field effect transistors and method of manufacturing the same
JPH0462870A (ja) * 1990-06-25 1992-02-27 Mitsubishi Electric Corp 半導体装置
US6207979B1 (en) 1997-10-17 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Gate array and manufacturing method of semiconductor integrated circuit using gate array
US6569742B1 (en) 1998-12-25 2003-05-27 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device having silicide layers
US6576512B2 (en) 1998-12-25 2003-06-10 Hitachi, Ltd. Method of manufacturing an EEPROM device
US6908837B2 (en) 1998-12-25 2005-06-21 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device including a gate electrode having a salicide layer thereon
US7166893B2 (en) 1998-12-25 2007-01-23 Renesas Technology Corp. Semiconductor integrated circuit device
JP2006332123A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法
JP2006203225A (ja) * 2006-02-22 2006-08-03 Renesas Technology Corp 半導体集積回路装置の製造方法

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