JPH0325087B2 - - Google Patents
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- Publication number
- JPH0325087B2 JPH0325087B2 JP60042206A JP4220685A JPH0325087B2 JP H0325087 B2 JPH0325087 B2 JP H0325087B2 JP 60042206 A JP60042206 A JP 60042206A JP 4220685 A JP4220685 A JP 4220685A JP H0325087 B2 JPH0325087 B2 JP H0325087B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output
- waveform
- tap coefficient
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジヨン信号に多重して伝送さ
れるデイジタル情報信号の波形等化器に関するも
のである。
れるデイジタル情報信号の波形等化器に関するも
のである。
従来の技術
近年テレビジヨン信号に文字多重信号やフアク
シミリ信号等のデイジタル情報信号を多重して伝
送するサービスが始まりつつある。これに伴い伝
送路で生じる振幅周波数特性の劣化、群遅延歪等
がデータ再生時の誤りに及ぼす影響が問題となつ
てきている。このために波形歪を除去する波形等
化器の導入が必要となつている。
シミリ信号等のデイジタル情報信号を多重して伝
送するサービスが始まりつつある。これに伴い伝
送路で生じる振幅周波数特性の劣化、群遅延歪等
がデータ再生時の誤りに及ぼす影響が問題となつ
てきている。このために波形歪を除去する波形等
化器の導入が必要となつている。
以下図面を参照しながら従来の波形等化器につ
いて説明する。第６図は、従来の波形等化器の回
路構成図である。１はＡ／Ｄコンバータである。
２，３，４は乗算器、５，６は加算器、７，８，
９は遅延回路で、以上によりトランスバーサルフ
イルタ１０１が構成される。１０はタツプ係数制
御回路である。
いて説明する。第６図は、従来の波形等化器の回
路構成図である。１はＡ／Ｄコンバータである。
２，３，４は乗算器、５，６は加算器、７，８，
９は遅延回路で、以上によりトランスバーサルフ
イルタ１０１が構成される。１０はタツプ係数制
御回路である。
以下動作について説明する。伝送速度Fs ｂ・
ｐ・ｓで伝送されたデイジタル情報信号は、Ａ／
Ｄコンバータ１に入力され、その伝送速度と等し
いサンプリング周波数Fs（Hz）でサンプリングさ
れる。サンプリングデータは乗算器２，３，４に
入力されると同時にタツプ係数制御回路１０に入
力される。乗算器の出力は加算器５，６に加えら
れる信号を１クロツク遅延させる遅延回路７，
８，９の出力と加算される。波形等化器の出力は
タツプ係数制御回路１０に入力される。タツプ係
数制御回路１０は、Ａ／Ｄコンバータ１と波形等
化器の出力とから波形歪を低減する方向に乗算器
２，３，４の係数を最適制御する。（例えば、昭
和57.3放送技術 Ｐ−225〜Ｐ−231−） 発明が解決しようとする問題点 しかしながら上記のような構成では、遅延回路
の遅延時間がサンプリング間隔１／Fs（秒）に固
定されている。この様子を示したのが第２図で、
この波形等化器を構成しているトランスバーサル
フイルタ１０１のタツプ係数列の一例を示してい
る。横軸は時間、縦軸はトランスバーサルフイル
タのタツプの係数を表わしており、時間軸上に
１／Fs（秒）間隔で離散的にタツプが存在する事
を示している。
ｐ・ｓで伝送されたデイジタル情報信号は、Ａ／
Ｄコンバータ１に入力され、その伝送速度と等し
いサンプリング周波数Fs（Hz）でサンプリングさ
れる。サンプリングデータは乗算器２，３，４に
入力されると同時にタツプ係数制御回路１０に入
力される。乗算器の出力は加算器５，６に加えら
れる信号を１クロツク遅延させる遅延回路７，
８，９の出力と加算される。波形等化器の出力は
タツプ係数制御回路１０に入力される。タツプ係
数制御回路１０は、Ａ／Ｄコンバータ１と波形等
化器の出力とから波形歪を低減する方向に乗算器
２，３，４の係数を最適制御する。（例えば、昭
和57.3放送技術 Ｐ−225〜Ｐ−231−） 発明が解決しようとする問題点 しかしながら上記のような構成では、遅延回路
の遅延時間がサンプリング間隔１／Fs（秒）に固
定されている。この様子を示したのが第２図で、
この波形等化器を構成しているトランスバーサル
フイルタ１０１のタツプ係数列の一例を示してい
る。横軸は時間、縦軸はトランスバーサルフイル
タのタツプの係数を表わしており、時間軸上に
１／Fs（秒）間隔で離散的にタツプが存在する事
を示している。
しかしながら波形等化を行なう場合に、タツプ
の中間に係数を必要とする場合が生じる。タツプ
数が無限に存在すればこのような波形歪にも対処
可能である。しかし、現実にはハードウエア上の
制約等から有限値となり振幅周波数特性の高域に
おける劣化をみる。このために従来の構成ではこ
のような場合に生じる波形歪に対して波形等化が
十分には行なわれない、という問題点を有してい
た。
の中間に係数を必要とする場合が生じる。タツプ
数が無限に存在すればこのような波形歪にも対処
可能である。しかし、現実にはハードウエア上の
制約等から有限値となり振幅周波数特性の高域に
おける劣化をみる。このために従来の構成ではこ
のような場合に生じる波形歪に対して波形等化が
十分には行なわれない、という問題点を有してい
た。
本発明は、上記のタツプの中間に係数を必要と
するような波形歪に対しても波形等化を可能とす
る波形等化器を提供するものである。
するような波形歪に対しても波形等化を可能とす
る波形等化器を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明の波形等化
器は、入力されるデイジタル情報信号をこのデイ
ジタル情報信号の伝送速度の２倍の周波数でサン
プリングするＡ／Ｄ変換器と、前記Ａ／Ｄ変換器
の出力に定数を乗算する（Ｋ＋１）個の乗算器
と、第１番目の乗算器出力を遅延させる第１の遅
延器と、第Ｍ（ただし、２＜Ｍ＜Ｋ）番目の乗算
器出力を第（Ｍ−１）番目の遅延器出力と加算す
る加算器と、第（Ｋ−１）番目の加算器出力を遅
延させる第Ｋの遅延器と、第Ｋの遅延器出力と第
（Ｋ＋１）番目の乗算器出力とを加算する加算器
とを有するデイジタルフイルタと、前記Ａ／Ｄ変
換器および前記デイジタルフイルタの出力をもと
に前記各々の遅延器の遅延時間を可変するタツプ
係数制御回路とを具備し、前記各々の遅延器は前
記サンプリング時間と同一の遅延時間を有する第
１の遅延回路およびその２倍の遅延時間を有する
第２の遅延回路から構成され、前記第１、第２の
遅延回路を前記タツプ係数制御回路によつて切り
換えるように構成したものである。
器は、入力されるデイジタル情報信号をこのデイ
ジタル情報信号の伝送速度の２倍の周波数でサン
プリングするＡ／Ｄ変換器と、前記Ａ／Ｄ変換器
の出力に定数を乗算する（Ｋ＋１）個の乗算器
と、第１番目の乗算器出力を遅延させる第１の遅
延器と、第Ｍ（ただし、２＜Ｍ＜Ｋ）番目の乗算
器出力を第（Ｍ−１）番目の遅延器出力と加算す
る加算器と、第（Ｋ−１）番目の加算器出力を遅
延させる第Ｋの遅延器と、第Ｋの遅延器出力と第
（Ｋ＋１）番目の乗算器出力とを加算する加算器
とを有するデイジタルフイルタと、前記Ａ／Ｄ変
換器および前記デイジタルフイルタの出力をもと
に前記各々の遅延器の遅延時間を可変するタツプ
係数制御回路とを具備し、前記各々の遅延器は前
記サンプリング時間と同一の遅延時間を有する第
１の遅延回路およびその２倍の遅延時間を有する
第２の遅延回路から構成され、前記第１、第２の
遅延回路を前記タツプ係数制御回路によつて切り
換えるように構成したものである。
作 用
本発明は上記した構成によつて、Ａ／Ｄコンバ
ータによりデイジタル情報信号の伝送速度Fs
ｂ・ｐ・ｓの２倍の周波数2Fs（Hz）でサンプリ
ングを行う。さらに遅延回路の遅延時間をサンプ
リング間隔と等しくするか、またはその２倍とす
るかをタツプ係数制御回路で制御し切替える。そ
して、タツプの中間に係数を必要とする波形歪に
対しては遅延回路の遅延時間をサンプリング間隔
と等しい１／（2Fs）秒にして波形等化を行い、
それ以外の波形歪にはサンプリング間隔の２倍の
１／Fs（秒）にして波形等化を行う。
ータによりデイジタル情報信号の伝送速度Fs
ｂ・ｐ・ｓの２倍の周波数2Fs（Hz）でサンプリ
ングを行う。さらに遅延回路の遅延時間をサンプ
リング間隔と等しくするか、またはその２倍とす
るかをタツプ係数制御回路で制御し切替える。そ
して、タツプの中間に係数を必要とする波形歪に
対しては遅延回路の遅延時間をサンプリング間隔
と等しい１／（2Fs）秒にして波形等化を行い、
それ以外の波形歪にはサンプリング間隔の２倍の
１／Fs（秒）にして波形等化を行う。
実施例
以下本発明の一実施例の波形等化器について図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の一実施例を示す回路構成図で
ある。第１図において１１はＡ／Ｄコンバータで
ある。１２，１３，１４は乗算器、１５，１６は
加算器、１７，１８，１９，２０，２１，２２，
２３，２４，２５は遅延回路、２６，２７，２８
はスイツチで、以上によりトランスバーサルフイ
ルタ１００を構成する。２９はタツプ係数制御回
路である。
ある。第１図において１１はＡ／Ｄコンバータで
ある。１２，１３，１４は乗算器、１５，１６は
加算器、１７，１８，１９，２０，２１，２２，
２３，２４，２５は遅延回路、２６，２７，２８
はスイツチで、以上によりトランスバーサルフイ
ルタ１００を構成する。２９はタツプ係数制御回
路である。
以下その動作を説明する。伝送速度Fs ｂ・
ｐ・ｓで伝送されたデイジタル情報信号例えば、
テレビジヨン信号に多重して伝送されるデイジタ
ル情報信号は、Ａ／Ｄコンバータ１１に入力され
て伝送速度の２倍のサンプリング周波数2Fs（Hz）
でサンプリングされ乗算器１２，１３，１４に入
力される。初段の乗算器１２の出力は遅延回路１
７，１８に入力され、スイツチ２６を切替えるこ
とにより遅延回路１７または１９出力が加算器１
５に入力される。上記以外の乗算器１３，１４の
出力は加算器１５，１６に入力され、各々前段の
遅延回路の出力と加算される。タツプ係数制御回
路２９は、Ａ／Ｄコンバータ１１と波形等化器の
出力とから波形歪を検出して、乗算器１２，１
３，１４の係数とスイツチ２６，２７，２８を制
御する。第２図は、上記で構成したトランスバー
サルフイルタのタツプ間隔をサンプリング間隔の
２倍の１／Fs（秒）となるように全てのスイツチ
を切替えた時のタツプ係数列である。第３図は、
同じくサンプリング間隔が1/2Fs（秒）となるよ
うに全てのスイツチを切替えた時のタツプ係数列
である。第２図、第３図において横軸は時間、縦
軸はタツプ係数を表わしており、M0，…，
Mj-2，Mj-1，Mj，Mj+1，…，Ｎ，…，N2j-3，
N2j-2，N2j-1，N2j，N2j+1，…は係数の値を示し
ている。タツプの中間に係数を必要とする波形歪
の場合は、第３図に示すようにタツプ間隔を1/2
Fs（秒）に選び波形等化を行なう。また、この時
の波形等化可能な時間範囲はＫ／（2Fs）（秒）
となつている。しかし、タツプの中間にあまり大
きな係数を必要とせず、むしろゴースト等の要因
により遅延時間の長い位置に係数を必要とするよ
うな波形歪に対しては第２図に示したようにタツ
プ間隔を１／Fs（秒）に切替えて波形等化を行な
う。これにより波形等化可能な時間範囲は最大
Ｋ／Fs（秒）まで拡げられる。
ｐ・ｓで伝送されたデイジタル情報信号例えば、
テレビジヨン信号に多重して伝送されるデイジタ
ル情報信号は、Ａ／Ｄコンバータ１１に入力され
て伝送速度の２倍のサンプリング周波数2Fs（Hz）
でサンプリングされ乗算器１２，１３，１４に入
力される。初段の乗算器１２の出力は遅延回路１
７，１８に入力され、スイツチ２６を切替えるこ
とにより遅延回路１７または１９出力が加算器１
５に入力される。上記以外の乗算器１３，１４の
出力は加算器１５，１６に入力され、各々前段の
遅延回路の出力と加算される。タツプ係数制御回
路２９は、Ａ／Ｄコンバータ１１と波形等化器の
出力とから波形歪を検出して、乗算器１２，１
３，１４の係数とスイツチ２６，２７，２８を制
御する。第２図は、上記で構成したトランスバー
サルフイルタのタツプ間隔をサンプリング間隔の
２倍の１／Fs（秒）となるように全てのスイツチ
を切替えた時のタツプ係数列である。第３図は、
同じくサンプリング間隔が1/2Fs（秒）となるよ
うに全てのスイツチを切替えた時のタツプ係数列
である。第２図、第３図において横軸は時間、縦
軸はタツプ係数を表わしており、M0，…，
Mj-2，Mj-1，Mj，Mj+1，…，Ｎ，…，N2j-3，
N2j-2，N2j-1，N2j，N2j+1，…は係数の値を示し
ている。タツプの中間に係数を必要とする波形歪
の場合は、第３図に示すようにタツプ間隔を1/2
Fs（秒）に選び波形等化を行なう。また、この時
の波形等化可能な時間範囲はＫ／（2Fs）（秒）
となつている。しかし、タツプの中間にあまり大
きな係数を必要とせず、むしろゴースト等の要因
により遅延時間の長い位置に係数を必要とするよ
うな波形歪に対しては第２図に示したようにタツ
プ間隔を１／Fs（秒）に切替えて波形等化を行な
う。これにより波形等化可能な時間範囲は最大
Ｋ／Fs（秒）まで拡げられる。
第４図に示したのはタツプ間隔を１／Fs（秒）
と1/2Fs（秒）にした時の、シミユレーシヨンに
よるアイパターンを示している。第４図におい
て、ａが入力波形で、遅れが1.5／Fs（秒）、レベ
ル0.5のゴースト信号を想定している。ただし波
形等化器のＡ／Ｄコンバータの量子化ビツト数を
9bits、トランスバーサルフイルタの演算ビツト
数を9bits，Tap数を6Taps（前タツプ5Taps、後
ろ10Taps）とする。ｂはタツプ間隔を１／Fs、
(c)は1/2Fsとした時の波形等化後のアイパターン
を示している。第４図ａ，ｂ，ｃにおいて点Ａ，
Ｂ，Ｃが、それぞれ理想的なサンプリングポイン
トを示している。第４図ｂにおいて、アイパター
ンの一番大きく開いた個所が点Ｂよりずれてお
り、波形等化が不十分である事を示している。点
Ｃにおいては、アイパターンが一番大きく開いた
個所が点Ｃに一致しており、波形等化が十分であ
る事を示している。
と1/2Fs（秒）にした時の、シミユレーシヨンに
よるアイパターンを示している。第４図におい
て、ａが入力波形で、遅れが1.5／Fs（秒）、レベ
ル0.5のゴースト信号を想定している。ただし波
形等化器のＡ／Ｄコンバータの量子化ビツト数を
9bits、トランスバーサルフイルタの演算ビツト
数を9bits，Tap数を6Taps（前タツプ5Taps、後
ろ10Taps）とする。ｂはタツプ間隔を１／Fs、
(c)は1/2Fsとした時の波形等化後のアイパターン
を示している。第４図ａ，ｂ，ｃにおいて点Ａ，
Ｂ，Ｃが、それぞれ理想的なサンプリングポイン
トを示している。第４図ｂにおいて、アイパター
ンの一番大きく開いた個所が点Ｂよりずれてお
り、波形等化が不十分である事を示している。点
Ｃにおいては、アイパターンが一番大きく開いた
個所が点Ｃに一致しており、波形等化が十分であ
る事を示している。
以上のように本実施例によれば、トランスバー
サルフイルタのタツプ間隔を１／Fs（秒）と1/2
Fs（秒）に切替える事により波形等化可能な時間
範囲の大きさよりもタツプの中間に係数を必要と
する波形歪に対しても、また逆に波形等化可能な
時間範囲が重要である波形歪（ゴースト等）に対
しても十分な、波形等化が可能となる。
サルフイルタのタツプ間隔を１／Fs（秒）と1/2
Fs（秒）に切替える事により波形等化可能な時間
範囲の大きさよりもタツプの中間に係数を必要と
する波形歪に対しても、また逆に波形等化可能な
時間範囲が重要である波形歪（ゴースト等）に対
しても十分な、波形等化が可能となる。
第５図は、スイツチと遅延回路の別な構成例を
示す回路構成図である。３０，３１は遅延回路、
３２はスイツチである。遅延回路３０，３１はそ
れぞれ信号を１クロツク遅延させる。スイツチ３
２をＤ側にした場合は信号は１クロツクの遅延と
なり、Ｅ側にした場合は２クロツクの遅延とな
る。
示す回路構成図である。３０，３１は遅延回路、
３２はスイツチである。遅延回路３０，３１はそ
れぞれ信号を１クロツク遅延させる。スイツチ３
２をＤ側にした場合は信号は１クロツクの遅延と
なり、Ｅ側にした場合は２クロツクの遅延とな
る。
以上の説明の中で、波形等化を行なうものとし
て、デイジタルのトランスバーサルフイルタにつ
いて述べたが、本発明はこれに限定されるもので
はない。どのような構成のデイジタルフイルタで
も良い。また、遅延回路とスイツチの構成も本説
明中の構成に限定されるものではなく、遅延時間
を１クロツクの遅延と２クロツクの遅延と切り替
え得るものであれば良い。
て、デイジタルのトランスバーサルフイルタにつ
いて述べたが、本発明はこれに限定されるもので
はない。どのような構成のデイジタルフイルタで
も良い。また、遅延回路とスイツチの構成も本説
明中の構成に限定されるものではなく、遅延時間
を１クロツクの遅延と２クロツクの遅延と切り替
え得るものであれば良い。
発明の効果
以上のように本発明は、入力デイジタル情報信
号のサンプリング時間と同一の遅延時間を有する
第１の遅延回路とその２倍の遅延時間を有する第
２の遅延回路とを、タツプ係数制御回路によつて
切替えることにより、波形歪のない最適な波形等
化を実現することができる。
号のサンプリング時間と同一の遅延時間を有する
第１の遅延回路とその２倍の遅延時間を有する第
２の遅延回路とを、タツプ係数制御回路によつて
切替えることにより、波形歪のない最適な波形等
化を実現することができる。
第１図は本発明の一実施例における波形等化器
の回路構成図、第２図および第３図は本実施例の
波形等化器のトランスバーサルフイルタのタツプ
係数列を示す特性図、第４図はアイパターンを示
す波形図、第５図は遅延回路とスイツチの構成を
示した回路構成図、第６図は従来の波形等化器の
回路構成図である。 １１……Ａ／Ｄコンバータ、１２，１３，１４
……乗算器、１５，１６……加算器、１７，１
８，１９，２０，２１，２２，２３，２４，２
５，３０，３１……遅延回路、２６，２７，２
８，３２……スイツチ、２９……タツプ係数制御
回路、１００……トランスバーサルフイルタ。
の回路構成図、第２図および第３図は本実施例の
波形等化器のトランスバーサルフイルタのタツプ
係数列を示す特性図、第４図はアイパターンを示
す波形図、第５図は遅延回路とスイツチの構成を
示した回路構成図、第６図は従来の波形等化器の
回路構成図である。 １１……Ａ／Ｄコンバータ、１２，１３，１４
……乗算器、１５，１６……加算器、１７，１
８，１９，２０，２１，２２，２３，２４，２
５，３０，３１……遅延回路、２６，２７，２
８，３２……スイツチ、２９……タツプ係数制御
回路、１００……トランスバーサルフイルタ。
Claims (1)
- 【特許請求の範囲】 １ 入力されるデイジタル情報信号をこのデイジ
タル情報信号の伝送速度の２倍の周波数でサンプ
リングするＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力に定数を乗算する（Ｋ
＋１）個の乗算器と、第１番目の乗算器出力を遅
延させる第１の遅延器と、第Ｍ（ただし、２＜Ｍ
＜Ｋ）番目の乗算器出力を第（Ｍ−１）番目の遅
延器出力と加算する加算器と、第（Ｋ−１）番目
の加算器出力を遅延させる第Ｋの遅延器と、第Ｋ
の遅延器出力と第（Ｋ＋１）番目の乗算器出力と
を加算する加算器とを有するデイジタルフイルタ
と、 前記Ａ／Ｄ変換器および前記デイジタルフイル
タの出力をもとに前記各々の遅延器の遅延時間を
可変するタツプ係数制御回路とを具備し、 前記各々の遅延器は前記サンプリング時間と同
一の遅延時間を有する第１の遅延回路およびその
２倍の遅延時間を有する第２の遅延回路から構成
され、前記第１、第２の遅延回路を前記タツプ係
数制御回路によつて切り換えることを特徴とする
波形等化器。 ２ タツプ係数制御回路は、個々の遅延回路につ
いて遅延時間を制御することを特徴とする特許請
求の範囲第１項記載の波形等化器。 ３ タツプ係数制御回路は、全ての遅延回路につ
いて同時に遅延時間を制御することを特徴とする
特許請求の範囲第１項記載の波形等化器。 ４ デイジタル情報信号はテレビジヨン信号に多
重して伝送されるデイジタル情報信号であること
を特徴とする特許請求の範囲第１項記載の波形等
化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042206A JPS61201513A (ja) | 1985-03-04 | 1985-03-04 | 波形等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042206A JPS61201513A (ja) | 1985-03-04 | 1985-03-04 | 波形等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201513A JPS61201513A (ja) | 1986-09-06 |
| JPH0325087B2 true JPH0325087B2 (ja) | 1991-04-05 |
Family
ID=12629537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60042206A Granted JPS61201513A (ja) | 1985-03-04 | 1985-03-04 | 波形等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201513A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144853A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Variable delay circuit |
-
1985
- 1985-03-04 JP JP60042206A patent/JPS61201513A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201513A (ja) | 1986-09-06 |
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