JPH03250911A

JPH03250911A - スイッチドキャパシタ積分器

Info

Publication number: JPH03250911A
Application number: JP4847190A
Authority: JP
Inventors: Yutaka Takahashi; 豊高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1991-11-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明はアンバランス信号をバランス信号に変換する機
能を有するスイッチドキャパシタ積分器に関する。

口従来の技術］スイッチドキャパシタ積分器はスイッチドキャパシタフ
ィルタ等の回路を実現するために不可欠な回路である。

また、全差動型スイッチドキャパシタ回路は種々の回路
を低雑音で実現するために、重要な回路である。しかし
、大規模なスイッチドキャパシタ回路を実現する場合に
、全ての回路を全差動回路にすると、回路規模が大きく
なってしまう。このため、雑音感度が高い部分のみを全
差動回路で形成することがある。この場合は、アンバラ
ンス信号をバランス信号に変換するための回路が必要に
なる。

第５図（ａ）はアンバランス／バランス変換回路を備え
た従来のスイッチドキャパシタ積分器を示す回路図であ
る。

入力端子７１はスイッチ７４を介してコンデンサ８２の
一方の電極に接続されている。このコンデンサ８２の他
方の電極は、スイッチ７７を介して全差動演算増幅器８
６の非反転入力端に接続されている。また、コンデンサ
８２の前記一方の電極と接地８８との間にはスイッチ７
５が介挿されており、コンデンサ８２の前記他方の電極
と接地８８との間にはスイッチ７６が介挿されている。

入力端子７１は反転増幅器８７の入力端にも接続されて
おり、この反転増幅器８７の出力端は、スイッチ７８を
介して、コンデンサ８３の一方の電極に接続されている
。このコンデンサ８３の他方の電極は、スイッチ８１を
介して、全差動演算増幅器８６の反転入力端に接続され
ている。また、コンデンサ８３の前記一方の電極と接地
８８との間にはスイッチ７９が介挿されており、コンデ
ンサ８３の前記他方の電極と接地８８との間にはスイッ
チ８０が介挿されている。

全差動演算増幅器８６の反転出力端は出力端子７２に接
続されており、非反転出力端は出力端子７３に接続され
ている。また、この全差動演算増幅器８６の非反転入力
端と反転出力端との間にはコンデンサ８４が介挿されて
おり、反転入力端と非反転出力端との間にはコンデンサ
８５が介挿されている。

なお、反転増幅器８７の利得は１である。一般的には、
この反転増幅器８７もスイッチドキャパシタ回路を備え
ている。

また、スイッチ７４．７６．７８及び８０は、第５図（
ｂ）に示すクロックφ、で駆動され、このクロックφ、
が高レベルのときにオンとなり、低レベルのときにオフ
となる。更に、スイッチ７５．７７．７９及び８１は、
第５図（ｂ）に示すクロックφ２で駆動され、このクロ
ックφ２が高レベルのときにオンとなり、低レベルのと
きにオフとなる。そして、これらのクロックφ１及びφ
２は、相互に異なる位相でこの回路に供給される。

第６図は上述した従来のスイッチドキャパシタ積分器の
動作を示すタイミングチャート図である。

但し、入力信号ＶＩＮは、予め標本化されているものと
する。

先ず、入力端子７１に入力信号Ｖ□８が入力される。こ
の入力信号ＶＩＮは反転増幅器８７で反転され、反転増
幅器８７から反転入力信号ＶＩＮ−が出力される。

次に、クロックφ□が高レベルになり、クロックφ２が
低レベルになると、スイッチ７４．７Ｂ、７８及び８０
がオンになり、スイッチ７５．７７．７９及び８１がオ
フになる。そうすると、入力信号ＶＩＮはコンデンサ８
２によりサンプリングされ、反転入力信号ＶＩＮ−はコ
ンデンサ８３によりサンプリングされる。

次いで、クロックφ１が低レベルになり、クロックφ２
が高レベルになると、スイッチ７４．７８．７８及び８
０がオフになり、スイッチ７５．７７．７９及び８１が
オンになる。そうすると、コンデンサ８２にサンプリン
グされていた入力信号ｖ！Ｎがコンデンサ８４により積
分され、コンデンサ８３にサンプリングされていた反転
入力信号Ｖ工、−がコンデンサ８５により積分される。

そして、出力端子７２には非反転出力信号Ｖ。ＵＴ＋が
出力され、出力端子７３には反転出力信号Ｖ。Ｕアーが
出力される。

このような動作をクロックφ、及びφ２に同期して繰り
返すことにより、入力信号ＶＩＮの積分を連続して行う
。この場合に、全差動演算増幅器８８の差動出力は、非
反転出力信号Ｖ。Ｕ７やと反転出力信号ＶＯＵＴ−との
差、即ち（Ｖ　ｏｕｔ＋）　−（Ｖ　ｏｕｔ−）になる
。これにより、電源からの回り込み等の同相の雑音は相
互に打ち消される。従って、このスイッチドキャパシタ
積分器は、本質的に雑音レベルが極めて低い。

［発明が解決しようとする課題］しかしながら、上述した従来のスイッチドキャパシタ積
分器は、入力端子１と全差動演算増幅器８６０入力端と
の間に演算増幅器（反転増幅器８７）を有しているため
、この演算増幅器で発生する雑音が信号の対称性を崩し
、全差動演算増幅器の差動出力に雑音を伝達してしまう
という欠点がある。

第７図は反転増幅器８７の出力に雑音が含まれている状
態での従来のスイッチドキャパシタ積分器の動作を示す
タイミングチャート図である。但し、実線は雑音がない
場合の状態であり、破線は反転増幅器８７の出力に雑音
が重畳された状態を示している。反転増幅器８７の出力
に雑音が重畳されていると、コンデンサ８３は雑音が重
畳された反転入力信号ＶＸＮ−をサンプリングし、この
ため全差動演算増幅器８６の反転出力信号ＶｏＵｙ−に
は、折り返し雑音が発生する。従って、従来のスイッチ
ドキャパシタ積分器は、全差動増幅を行う効果が十分で
あるとはいえない。

本発明はかかる問題点に鑑みてなされたものであって、
従来に比して一層低雑音のスイッチドキャパシタ積分器
を提供することを目的とする。

［課題を解決するための手段］本発明に係るスイッチドキャパシタ積分器は、相互に位
相が異なる第１のクロック及び第２のクロックにより駆
動されるスイッチドキャパシタ積分器において、第１の
コンデンサと、第２のコンデンサと、全差動増幅器と、
前記第１のコンデンサの第１電極と信号入力端子との間
に介挿された第１のスイッチと、前記第１のコンデンサ
の前記第１電極と信号グランドとの間に介挿された第２
のスイッチと、前記第１のコンデンサの第２電極と前記
信号グランドとの間に介挿された第３のスイッチと、前
記第１のコンデンサの前記第２電極と前記全差動増幅器
の非反転入力端との間に介挿された第４のスイッチと、
前記第２のコンデンサの第１電極と前記信号入力端子と
の間に介挿された第５のスイッチと、前記第２のコンデ
ンサの前記第１電極と前記信号グランドとの間に介挿さ
れた第６のスイッチと、前記第２のコンデンサの第２電
極と前記信号グランドとの間に介挿された第７のスイッ
チと、前記第２のコンデンサの前記第２電極と前記全差
動増幅器の反転入力端との間に介挿された第８のスイッ
チと、前記全差動増幅器の前記非反転入力端と反転出力
端との間に介挿された第３のコンデンサと、前記全差動
増幅器の前記反転入力端と非反転出力端との間に介挿さ
れた第４のコンデンサとを有し、前記第１のスイッチ、
前記第３のスイッチ、前記第６のスイッチ及び前記第７
のスイッチは前記第１のクロックにより制御され、前記
第２のスイッチ、前記第４のスイッチ、前記第５のスイ
ッチ及び前記第８のスイッチは前記第２のクロックによ
り制御されることを特徴とする。

［作用］本発明においては、先ず、第１のクロックが高レベルに
なると、信号入力端子と第１のコンデンサの第１電極と
の間に介挿された第１のスイッチ及びこの第１のコンデ
ンサの第２電極と信号グランドとの間に介挿された第３
のスイッチがオンになる。これにより、入力信号は第１
のコンデンサによりサンプリングされる。このとき、信
号入力端子と第２のコンデンサの第１電極との間に介挿
された第５のスイッチはオフになっており、この第２の
コンデンサの電極と信号グランドとの間に介挿された第
６及び第７のスイッチはいずれもオンになっている。即
ち、第２のコンデンサの第１及び第２の電極は信号グラ
ンドを介して相互に電気的に接続され、この第１及び第
２の電極の電位は同一になっている。

次に、第１のクロックが低レベルになり、第２のクロッ
クが高レベルになると、前記第１及び第３のスイッチが
オフになり、第２及び第４のスイッチがオンになって、
前記第１のコンデンサにサンプリングされた信号は第３
のコンデンサにより積分される。これにより、全差動増
幅器の反転出力端には、入力信号が積分された非反転出
力信号が出力される。

一方、このとき同時に、信号入力端子と第２のコンデン
サの第１電極との間に介挿された第５のスイッチ及び第
２のコンデンサの第２電極と全差動増幅器との間に介挿
された第８のスイッチがオンになり、第２のコンデンサ
と信号グランドとの間に介挿された第６のスイッチ及び
第７のスイッチがオフになる。このため、第２のコンデ
ンサの第１電極には入力信号により電荷が蓄積されると
共に、この電荷と逆極性の電荷が第２のコンデンサの第
２電極に出現する。そして、この電荷が第４のコンデン
サにより積分される。これにより、全差動増幅器の非反
転出力端には入力信号が積分された反転出力信号が出力
される。

本発明に係るスイッチドキャパシタ積分器は、このよう
にして動作する。この場合に、信号入力端子と全差動増
幅器の入力端との間には演算増幅器が介在していないた
め、全差動増幅器の非反転入力端及び反転入力端に入力
される２つの信号の対称性が極めて優れている。これに
より、全差動増幅後の信号に含まれる雑音が、著しく低
減される。

［実施例コ次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）は本発明の第１の実施例に係るスイッチド
キャパシタ積分器を示す回路図である。

入力端子１とコンデンサ１２の一方の電極との間にはス
イッチ４が介挿されている。そして、このコンデンサ１
２の他方の電極は、スイッチ７を介して、全差動演算増
幅器１６の非反転入力端に接続されている。また、この
コンデンサ１２の前記一方の電極と接地１７との間には
スイッチ５が介挿されており、前記他方の電極と接地１
７との間にはスイッチｅが介挿されている。

更に、入力端子１とコンデンサ１３の一方の電極との間
にはスイッチ８が介挿されており、コンデンサ１３の他
方の電極は、スイッチ１１を介して、全差動増幅器１θ
の反転入力端に接続されている。このコンデンサ１３の
前記一方の電極と接地１７との間にはスイッチ９が接続
されており、前記他方の電極と接地１７との間にはスイ
ッチ１０が接続されている。

更にまた、全差動増幅器１６の前記非反転入力端と反転
出力端との間にはコンデンサ１４が接続されており、前
記反転入力端と非反転出力端との間にはコンデンサ１５
が介挿されている。そして、全差動演算増幅器１θの反
転出力端はａカ端子２に接続され、非反転出力端は出力
端子３に接続されている。

スイッチ４．８．９及び１０は、従来と同様に、第１図
（ｂ）に示すクロックφ１で駆動され、このクロックφ
１が高レベルのときにオンになる。

また、スイッチ５．７．８及び１１はクロックφ２で駆
動され、このクロックφ２が高レベルのときにオンにな
る。

次ニ、本実施例に係るスイッチドキャパシタ積分器の動
作について説明する。但し、以下の説明において、コン
デンサ１２．１３．１４及び１５の各容量値を夫々Ｃ１
２、Ｃ１３、ｃ、４及びｃ、、とする。

第２図は本実施例に係るスイッチドキャパシタ積分器の
動作を示すタイミングチャート図である。

ナオ、入力信号は、予め標本化されているものとする。

先ず、入力端子１に入力信号ＶＩＮが入力され、クロッ
クφ、が高レベルになり、クロックφ２が低レベルにな
ると、スイッチ４，８がオンになり、スイッチ５，７が
オフになって、コンデンサ１２には（ＶＩＮ”Ｃ−２）
の電荷が蓄積される。一方、スイッチ９及び１０もオン
になるため、コンデンサ１３の両方の電極が接地１７を
介して接続される。即ち、コンデンサ１３の電荷はクリ
アされる。

次に、クロックφ工が低レベルになり、クロックφ２が
高レベルになると、スイッチ４及び６がオフになり、ス
イッチ５及び７がオンになるため、コンデンサ１２に蓄
積されていた電荷（ＶＸＮ・Ｃよ。）はコンデンサ１４
により積分される。一方、スイッチ９及び１０がオフに
なり、スイッチ８及び１１がオンになるため、コンデン
サ１３の一方の電極には（ＶＩＮ＠０１３）の電荷が蓄
積されると同時に、他方の電極には（−Ｖｘｓ・Ｃユ。

）の電荷が出現し、この電荷がコンデンサ１５により積
分される。

これにより、出力端子２には入力信号ＶＩＮが（Ｃ１４
／　Ｃ□２）の利得で積分された非反転出力信号Ｖ　Ｏ
ＵＴ＋が出力され、出力端子３には入力信号ＶＩＮが（
−ＣＩＩ５／　Ｇ　１Ｇ）の利得で積分された反転出力
信号Ｖ。ＵＴ−が出力される。

本実施例においては、入力端子１から全差動演算増幅器
１６の非反転入力端及び反転入力端までの間に演算増幅
器を有しないため、全差動演算増幅器１６の非反転入力
端及び反転入力端に入力される信号の対称性が極めて優
れている。従って、出力信号には雑音が極めて少ない。

なお、第２図の出力信号Ｖ。ｕＴｔｈ及びＶ。ＵＴ−は
コンデンサ１２．１３．１４及び１５の容量値ＣＩ２、
Ｃ１３、Ｃ１４及びＣ１５が全て等しい場合の波形であ
る。

また、本実施例においては、スイッチ４乃至１１は、い
ずれもＮチャネルＭＯ８）ランジスタにより構成される
。従って、クロックφ、及びφ２はこれらのＭＯＳ）ラ
ンジスタのゲートに入力され、各スイッチの両端は夫々
トランジスタのソース及びドレインに対応する。これに
より、本実施例の回路はＭＯ８集積回路として半導体基
板上に実現することが可能である。

第３図（ａ）は本発明の第２の実施例に係るスイッチド
キャパシタ積分器を示す回路図である。

この第３図（ａ）において、符号Ｎ１乃至Ｎ８はいずれ
もＮチャネルＭＯＳトランジスタを示し、符号Ｐｌ乃至
Ｐ８はいずれもＰチャネルＭＯＳトランジスタを示して
いる。

本実施例が第１の実施例と異なる点は、スイッチが０Ｍ
Ｏ８により構成されていることにある。

例えば、ＮチャネルＭＯＳトランジスタＮ１［びＰチャ
ネルＭＯ８）ランジスタＰ１からなる０ＭＯ８により１
つのスイッチが構成されており、このスイッチは第１図
（ａ）のスイッチ４に対応している。以下同様に、トラ
ンジスタＮ２及びＰ２からなる０ＭＯ８１）ランジスタ
Ｎ３及びＰ３からなる０ＭＯ８，トランジスタＮ４及び
Ｐ４からなる０ＭＯ８，）ランジスタＮ５及びＰ５から
なる０ＭＯ８１）ランジスタＮ６及びＰ６からなる０Ｍ
Ｏ８１）ランジスタＮ７及びＰｌからなるＣＭＯ８ｉび
にトランジスタＮ８及びＰ８からなる０ＭＯ８は夫々第
１図（ａ）のスイッチ５．６．７．８．８．１０及び１
１に対応している。また、コンデンサ３２．３３．３４
及び３５は夫々第１図（ａ）のコンデンサ１２．１３．
１４及び１５に対応し、全差動演算増幅器３６は第１図
（ａ）の全差動演算増幅器１６に対応している。更に、
入力端子２１及び出力端子２２．２３は夫々第１図（ａ
）の入力端子１及び出力端子２，３に対応している。

本実施例においては、スイッチが０ＭＯ８により構成さ
れているため、第３図（ｂ）に示すように、制御信号と
してクロックφ１及びこのクロックφ１の反転クロック
φ１並びにクロックφ２及びこのクロックφ２の反転ク
ロックφ２が必要である。そして、クロックφ１はＮチ
ャネルＭＯＳトランジスタＮｌ、Ｎ３．Ｎ８．Ｎ７に入
力され、反転クロックφ１はＰチャネルＭＯ８）ランジ
スタＰｉ、Ｐ３．Ｐ８．Ｐ７に入力される。また、クロ
ックφ２はＮチャネルＭＯ８）ランジスタＮ２、Ｎ４．
Ｎ５．Ｎ８に入力され、反転クロックφ２はＰチャネル
ＭＯ８Ｉ−ランジスタＰ２．Ｐ４゜Ｐ５．Ｐ８に入力さ
れる。

本実施例においても、入力端子２１から全差動演算増幅
器３６の非反転入力端及び反転入力端までの間に演算増
幅器を有しないため、雑音が極めて少な（、入力信号Ｖ
ＩＮが入力端子２１に入力されると、出力端子２２及び
２３に夫々出力信号Ｖｏｔｅｒｓ及びＶ。ＬＪＴ−が出
力される。そして、本実施例においては、各スイッチが
０ＭＯ８により構成されているため、第１の実施例に比
して、ダイナミックレンジが大きな信号に対応すること
ができるという効果を得ることができる。

第４図は本発明を１次のローパスフィルタに適用した第
３の実施例を示す回路図である。本実施例回路は、第１
図（ａ）に示すスイッチドキャパシタ積分器と同様に構
成された積分器の全差動演算増幅器の非反転入力端と反
転出力端との間及び反転入力端と非反転出力端との間に
夫々スイッチドキャパシタが付加されて構成されたもの
である。

即ち、スイッチ４４．４５．４８．４７．４８．４９．
５０及び５１は夫々第１図（ａ）のスイッチ４．６．６
．７．８．９．１０及び１１に対応している。また、コ
ンデンサ６０．６１．８２及び８３は、夫々第１図（ａ
）のコンデンサ１２．１３．１４．１５に対応し、全差
動演算増幅器６８は第１図（ａ）の全差動演算増幅器１
６に対応し、入力端子４１及び出力端子４２．４３は夫
々第１図（ａ）の入力端子１及び出力端子２，３に対応
している。これらの各スイッチ、各コンデンサ及び全差
動演算増幅器６６により、スイッチドキャパシタ積分器
が構成されている。

そして、全差動演算増幅器６６の非反転入力端は、スイ
ッチ５２を介してコンデンサ６４の一方の電極に接続さ
れており、このコンデンサ６４の他方の電極はスイッチ
５５を介して全差動演算増幅器６６の反転出力端に接続
されている。また、コンデンサ６４の前記一方の電極と
接地６７との間にはスイッチ５３が介挿されており、コ
ンデンサ６４の前記他方の電極と接地６７との間にはス
イッチ５４が介挿されている。更に、全差動演算増幅器
６６の反転入力端は、スイッチ５６を介してコンデンサ
６５の一方の電極が接続されており、このコンデンサ６
５の他方の電極はスイッチ５９を介して全差動演算増幅
器６６の非反転出力端に接続されている。更にまた、コ
ンデンサ６５の前記一方の電極と接地６７との間にはス
イッチ５７が介挿されており、コンデンサ６５の前記他
方の電極と接地６７との間にはスイッチ５８が介挿され
ている。

これらのスイッチ５３．５４．５７及び５８は、積分器
部分のスイッチ４４．４Ｂ、４９及び５０と同様に、ク
ロックφ、により駆動される。また、スイッチ５２．５
５．５６及び５９は、積分器部分のスイッチ４５．４７
．４８及び５１と同様に、クロックφ２により駆動され
る。

本実施例に係るローパスフィルタは、カットオフ周波数
が外部から供給されるクロックφ１及びφ２の周波数に
より決定される。この場合に、入力端子から全差動演算
増幅器の非反転入力端及び反転入力端までの間に演算増
幅器が介在していないため、雑音が極めて少ない。

［発明の効果］以上説明したように本発明によれば、スイッチドキャパ
シタ積分器がスイッチ及びコンデンサ並びに１個の全差
動増幅器により構成されており、信号入力端子と前記全
差動増幅器の入力端との間には演算増幅器が介在してい
ないため、全差動増幅器に入力される信号の対称性が極
めて優れている。このため、本発明に係るスイッチドキ
ャバシタ積分器は、雑音が極めて少ない。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例に係るスイッチド
キャパシタ積分器を示す回路図、第１図（ｂ）は同じく
そのクロックを示す波形図、第２図は同じくその動作を
示すタイミングチャート図、第３図（ａ）は本発明の第
２の実施例に係るスイッチドキャパシタ積分器を示す回
路図、第３図（ｂ）は同じくそのクロックを示す波形図
、第４図は本発明を１次のローパスフィルタに適用した
第３の実施例を示す回路図、第５図（ａ）はアンバラン
ス／バランス変換回路を備えた従来のスイッチドキャパ
シタ積分器を示す回路図、第５図（ｂ）は同じくそのク
ロックを示す波形図、第６図は同じくその動作を示すタ
イミングチャート図、第７図は同じくその反転増幅器の
出力に雑音が含まれている状態での動作を示すタイミン
グチャート図である。１．２１．４１，７１；入力端子、２，３，２２．２３
，４２，４３．７２，７３：出力端子、４乃至１１．４
４乃至５９．７４乃至８１；スイッチ、１２乃至１５，
３２乃至３５．Ｅ３０乃至６５．８２乃至８５；コンデ
ンサ、１６．３Ｂ、６ｅ、ｓｅ；全差動演算増幅器、１
７，３７，８７゜８８；接地、８７；反転増幅器

Claims

【特許請求の範囲】

（１）相互に位相が異なる第１のクロック及び第２のク
ロックにより駆動されるスイッチドキャパシタ積分器に
おいて、第１のコンデンサと、第２のコンデンサと、全
差動増幅器と、前記第１のコンデンサの第１電極と信号
入力端子との間に介挿された第１のスイッチと、前記第
１のコンデンサの前記第１電極と信号グランドとの間に
介挿された第２のスイッチと、前記第１のコンデンサの
第２電極と前記信号グランドとの間に介挿された第３の
スイッチと、前記第１のコンデンサの前記第２電極と前
記全差動増幅器の非反転入力端との間に介挿された第４
のスイッチと、前記第２のコンデンサの第１電極と前記
信号入力端子との間に介挿された第５のスイッチと、前
記第２のコンデンサの前記第１電極と前記信号グランド
との間に介挿された第６のスイッチと、前記第２のコン
デンサの第２電極と前記信号グランドとの間に介挿され
た第７のスイッチと、前記第２のコンデンサの前記第２
電極と前記全差動増幅器の反転入力端との間に介挿され
た第８のスイッチと、前記全差動増幅器の前記非反転入
力端と反転出力端との間に介挿された第３のコンデンサ
と、前記全差動増幅器の前記反転入力端と非反転出力端
との間に介挿された第４のコンデンサとを有し、前記第
１のスイッチ、前記第３のスイッチ、前記第６のスイッ
チ及び前記第７のスイッチは前記第１のクロックにより
制御され、前記第２のスイッチ、前記第４のスイッチ、
前記第５のスイッチ及び前記第８のスイッチは前記第２
のクロックにより制御されることを特徴とするスイッチ
ドキャパシタ積分器。