JPH0434239B2 - - Google Patents
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- JPH0434239B2 JPH0434239B2 JP21668985A JP21668985A JPH0434239B2 JP H0434239 B2 JPH0434239 B2 JP H0434239B2 JP 21668985 A JP21668985 A JP 21668985A JP 21668985 A JP21668985 A JP 21668985A JP H0434239 B2 JPH0434239 B2 JP H0434239B2
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- capacitor
- switch
- sample
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- 239000003990 capacitor Substances 0.000 claims description 42
- 238000005070 sampling Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば通信、オーデイオ、ビデオ
などの種々の分野に用いられるＤ／Ａ変換器の出
力をサンプル・アンド・ホールドするためのサン
プル・アンド・ホールド回路に関する。
などの種々の分野に用いられるＤ／Ａ変換器の出
力をサンプル・アンド・ホールドするためのサン
プル・アンド・ホールド回路に関する。
従来、この種のサンプル・アンド・ホールド回
路として、IEEE JOURNAL OF SOLID−
STATE CIRCUITS VOL.SC−18，No.6.DEC
1983 P717（Fig.1）．“Ａ Monolithic High−
Speed Sample−and−Hold Amplifier for
Digital Audio”RUDY J.VAN DE
PLASSCHE etalに第１０図に示すような回路が
提案されている。第１０図におけるオペアンプ１
１の非反転入力端（＋）には、抵抗Ｒ１およびス
イツチＳ１を介して入力信号VINが供給される。
このオペアンプ１１の出力はその反転入力端
（−）に帰還されるとともに、スイツチS3を介し
てオペアンプ１２の反転入力端（−）に供給され
る。上記オペアンプ１２の非反転入力端（＋）は
接地されており、その出力がホールド用キヤパシ
タCHを介して反転入力端（−）に帰還される。
また、上記オペアンプ１２の出力は、抵抗Ｒ２を
介して上記抵抗Ｒ１とスイツチS1との接続点に供
給される。上記抵抗Ｒ２とスイツチS1との接続点
と接地点間には、スイツチS2が設けられ、上記ス
イツチS1〜S3を選択的にオン／オフ制御すること
により、入力信号VINのサンプル・アンド・ホー
ルド出力を上記オペアンプ１２の出力端から出力
信号VOUTとして得るようになつている。
路として、IEEE JOURNAL OF SOLID−
STATE CIRCUITS VOL.SC−18，No.6.DEC
1983 P717（Fig.1）．“Ａ Monolithic High−
Speed Sample−and−Hold Amplifier for
Digital Audio”RUDY J.VAN DE
PLASSCHE etalに第１０図に示すような回路が
提案されている。第１０図におけるオペアンプ１
１の非反転入力端（＋）には、抵抗Ｒ１およびス
イツチＳ１を介して入力信号VINが供給される。
このオペアンプ１１の出力はその反転入力端
（−）に帰還されるとともに、スイツチS3を介し
てオペアンプ１２の反転入力端（−）に供給され
る。上記オペアンプ１２の非反転入力端（＋）は
接地されており、その出力がホールド用キヤパシ
タCHを介して反転入力端（−）に帰還される。
また、上記オペアンプ１２の出力は、抵抗Ｒ２を
介して上記抵抗Ｒ１とスイツチS1との接続点に供
給される。上記抵抗Ｒ２とスイツチS1との接続点
と接地点間には、スイツチS2が設けられ、上記ス
イツチS1〜S3を選択的にオン／オフ制御すること
により、入力信号VINのサンプル・アンド・ホー
ルド出力を上記オペアンプ１２の出力端から出力
信号VOUTとして得るようになつている。
上記のような構成において、スイツチS1，S3を
オンすると、イマジナリ・シヨートにより各ノー
ドN1〜N3の電位V1〜V3は、「V1＝V2＝V3＝接
地レベル」となり、この結果出力信号VOUTは、
「VOUT＝−VIN」となる。すなわち、オペアンプ
１２の出力端には入力信号の反転信号が現われ
る。次に、スイツチS1，S3がオフすると、ホール
ド用キヤパシタCHによりオペアンプ１２の出力
は前の出力状態が維持される。この時、スイツチ
S2はオンしており、ノードN1の電位V1を安定化
している。
オンすると、イマジナリ・シヨートにより各ノー
ドN1〜N3の電位V1〜V3は、「V1＝V2＝V3＝接
地レベル」となり、この結果出力信号VOUTは、
「VOUT＝−VIN」となる。すなわち、オペアンプ
１２の出力端には入力信号の反転信号が現われ
る。次に、スイツチS1，S3がオフすると、ホール
ド用キヤパシタCHによりオペアンプ１２の出力
は前の出力状態が維持される。この時、スイツチ
S2はオンしており、ノードN1の電位V1を安定化
している。
次に、上記第１０図のサンプル・アンド・ホー
ルド回路を用いて、Ｄ／Ａ変換器の出力をサンプ
ル・アンド・ホールドする場合について考える。
第１１図に示すように、Ｄ／Ａ変換器１３の出力
インピーダンスをＺ、スイツチS4がオフしてＤ／
Ａ変換器１３の出力端がオープン状態の時の出力
をVDAC、サンプル・アンド・ホールド回路１４
の入力抵抗をＲとすれば、スイツチＳがオンして
Ｄ／Ａ変換器１３の出力端がサンプル・アンド・
ホールド回路１４の入力端に接続された時、サン
プル・アンド・ホールド回路１４の入力信号VIN
は、 VIN＝Ｒ／（Ｚ＋Ｒ）・VDAC となる。すなわち、Ｄ／Ａ変換器１３の出力イン
ピーダンスＺが大きくなればなるほど入力信号
VINが減衰する。従つて、「Ｚ＜＜Ｒ」という条
件が必要であり、このためにはＤ／Ａ変換器１３
の出力インピーダンスＺを下げるか、あるいはサ
ンプル・アンド・ホールド回路１４の入力抵抗Ｒ
を大きくしなければならない。
ルド回路を用いて、Ｄ／Ａ変換器の出力をサンプ
ル・アンド・ホールドする場合について考える。
第１１図に示すように、Ｄ／Ａ変換器１３の出力
インピーダンスをＺ、スイツチS4がオフしてＤ／
Ａ変換器１３の出力端がオープン状態の時の出力
をVDAC、サンプル・アンド・ホールド回路１４
の入力抵抗をＲとすれば、スイツチＳがオンして
Ｄ／Ａ変換器１３の出力端がサンプル・アンド・
ホールド回路１４の入力端に接続された時、サン
プル・アンド・ホールド回路１４の入力信号VIN
は、 VIN＝Ｒ／（Ｚ＋Ｒ）・VDAC となる。すなわち、Ｄ／Ａ変換器１３の出力イン
ピーダンスＺが大きくなればなるほど入力信号
VINが減衰する。従つて、「Ｚ＜＜Ｒ」という条
件が必要であり、このためにはＤ／Ａ変換器１３
の出力インピーダンスＺを下げるか、あるいはサ
ンプル・アンド・ホールド回路１４の入力抵抗Ｒ
を大きくしなければならない。
しかし、Ｄ／Ａ変換器１３がキヤパシタ・アレ
イを用いた電荷再分布型の場合には、出力インピ
ーダンスＺを下げることは不可能である。一方、
サンプル・アンド・ホールド回路１４の入力抵抗
Ｒを大きくすることは、パターン面積の増大を招
き、高集積化が困難となりコストも上昇する。
イを用いた電荷再分布型の場合には、出力インピ
ーダンスＺを下げることは不可能である。一方、
サンプル・アンド・ホールド回路１４の入力抵抗
Ｒを大きくすることは、パターン面積の増大を招
き、高集積化が困難となりコストも上昇する。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高出力インピ
ーダンスのＤ／Ａ変換器の出力であつてもパター
ン面積を増大させることなく入力信号の減衰を防
止できるサンプル・アンド・ホールド回路を提供
することである。
もので、その目的とするところは、高出力インピ
ーダンスのＤ／Ａ変換器の出力であつてもパター
ン面積を増大させることなく入力信号の減衰を防
止できるサンプル・アンド・ホールド回路を提供
することである。
すなわち、この発明においては、上記の目的を
達成するために、サンプル・アンド・ホールド回
路の電圧利得をスイツチド・キヤパシタを用いて
設定し、サンプリング時の出力電圧をキヤパシタ
を用いてホールドするようにしている。
達成するために、サンプル・アンド・ホールド回
路の電圧利得をスイツチド・キヤパシタを用いて
設定し、サンプリング時の出力電圧をキヤパシタ
を用いてホールドするようにしている。
以下、この発明の一実施例について図面を参照
して説明する。第１図はその基本構成を示すブロ
ツク図で、入力信号VINが供給されるスイツチド
キヤパシタ１５の出力は、インピーダンス変換器
１６によつてインピーダンス変換され、スイツチ
S5を介して増幅器１７の入力端に供給される。こ
の増幅器１７の出力は、ホールド用キヤパシタ
CHを介してその入力端に帰還されるとともに、
第２のスイツチドキヤパシタ１８を介して上記イ
ンピーダンス変換器１６の入力端に供給されるよ
うにして成る。
して説明する。第１図はその基本構成を示すブロ
ツク図で、入力信号VINが供給されるスイツチド
キヤパシタ１５の出力は、インピーダンス変換器
１６によつてインピーダンス変換され、スイツチ
S5を介して増幅器１７の入力端に供給される。こ
の増幅器１７の出力は、ホールド用キヤパシタ
CHを介してその入力端に帰還されるとともに、
第２のスイツチドキヤパシタ１８を介して上記イ
ンピーダンス変換器１６の入力端に供給されるよ
うにして成る。
上記のような構成において、電圧利得
（VOUT／VIN）は、２つのスイツチドキヤパシタ
１５，１８によつて決定される。そして、スイツ
チS5がオンの時サンプルモードとなり、もし上記
電圧利得が−１に設定されていれば出力信号
VOUTは入力信号VINの反転信号となる。一方、ス
イツチS5がオフの時はホールドモードとなり、キ
ヤパシタCHにより出力信号VOUTのレベルが保持
される。
（VOUT／VIN）は、２つのスイツチドキヤパシタ
１５，１８によつて決定される。そして、スイツ
チS5がオンの時サンプルモードとなり、もし上記
電圧利得が−１に設定されていれば出力信号
VOUTは入力信号VINの反転信号となる。一方、ス
イツチS5がオフの時はホールドモードとなり、キ
ヤパシタCHにより出力信号VOUTのレベルが保持
される。
このような構成では、前記第１０図の回路では
第２図ａに示すように入力抵抗を考慮する必要が
あつたのに対し、第２図ｂに示すように基本的に
は入力抵抗が無限大であり、入力容量のみ考慮す
れば良い。従つて、電荷再分布型Ｄ／Ａ変換器の
ように高出力インピーダンスのＤ／Ａ変換器の出
力であつても、パターン面積を増大させることな
く入力信号の減衰を防止できる。このため、扱い
が容易であり、使用範囲を大幅に拡大できる。
第２図ａに示すように入力抵抗を考慮する必要が
あつたのに対し、第２図ｂに示すように基本的に
は入力抵抗が無限大であり、入力容量のみ考慮す
れば良い。従つて、電荷再分布型Ｄ／Ａ変換器の
ように高出力インピーダンスのＤ／Ａ変換器の出
力であつても、パターン面積を増大させることな
く入力信号の減衰を防止できる。このため、扱い
が容易であり、使用範囲を大幅に拡大できる。
第３図は、上記第１図の回路の具体的な構成例
を示している。第３図において、前記第１図ある
いは第１０図と同一構成部には同じ符号を付して
いる。入力信号SINは、スイツチS11、キヤパシタ
C1およびスイツチS12を介してオペアンプ１１の
非反転入力端（＋）に供給される。上記スイツチ
S11とキヤパシタC1との接続点と接地点間には、
スイツチS21が、上記キヤパシタC1とスイツチS12
との接続点と接地点間には、スイツチS22がそれ
ぞれ接続される。上記オペアンプ１１の出力端に
はその反転入力端（−）が接続されるとともに、
スイツチS3を介してオペアンプ１２の反転入力端
（−）が接続される。このオペアンプ１２の非反
転入力端（＋）には接地点が接続され、その出力
端にはキヤパシタCHを介して反転入力端（−）
が接続される。また、上記オペアンプ１２の出力
端には、スイツチS14、キヤパシタC2およびスイ
ツチS13をそれぞれ介して、オペアンプ１１の非
反転入力端（＋）が接続される。そして、上記ス
イツチS14とキヤパシタC2との接続点と接地点間
にはスイツチS24が、キヤパシタC2とスイツチS13
との接続点と接地点間にはスイツチS23が接続さ
れて成る。
を示している。第３図において、前記第１図ある
いは第１０図と同一構成部には同じ符号を付して
いる。入力信号SINは、スイツチS11、キヤパシタ
C1およびスイツチS12を介してオペアンプ１１の
非反転入力端（＋）に供給される。上記スイツチ
S11とキヤパシタC1との接続点と接地点間には、
スイツチS21が、上記キヤパシタC1とスイツチS12
との接続点と接地点間には、スイツチS22がそれ
ぞれ接続される。上記オペアンプ１１の出力端に
はその反転入力端（−）が接続されるとともに、
スイツチS3を介してオペアンプ１２の反転入力端
（−）が接続される。このオペアンプ１２の非反
転入力端（＋）には接地点が接続され、その出力
端にはキヤパシタCHを介して反転入力端（−）
が接続される。また、上記オペアンプ１２の出力
端には、スイツチS14、キヤパシタC2およびスイ
ツチS13をそれぞれ介して、オペアンプ１１の非
反転入力端（＋）が接続される。そして、上記ス
イツチS14とキヤパシタC2との接続点と接地点間
にはスイツチS24が、キヤパシタC2とスイツチS13
との接続点と接地点間にはスイツチS23が接続さ
れて成る。
上記のような構成において、スイツチS11，
S12，S21，S22およびキヤパシタC1は、第１のス
イツチドキヤパシタ１５を構成しており、スイツ
チS13，S14，S23，S24およびキヤパシタC2は、第
２のスイツチドキヤパシタ１８を構成している。
そして、上記スイツチS11〜S14は第４図に示すク
ロツク1で、上記スイツチS21〜S24はクロツク2
で、上記スイツチS3はクロツク3でそれぞれ制
御され、各クロツク1〜3が“１”レベルの時
各スイツチがオンするようになつている。
S12，S21，S22およびキヤパシタC1は、第１のス
イツチドキヤパシタ１５を構成しており、スイツ
チS13，S14，S23，S24およびキヤパシタC2は、第
２のスイツチドキヤパシタ１８を構成している。
そして、上記スイツチS11〜S14は第４図に示すク
ロツク1で、上記スイツチS21〜S24はクロツク2
で、上記スイツチS3はクロツク3でそれぞれ制
御され、各クロツク1〜3が“１”レベルの時
各スイツチがオンするようになつている。
上記のような構成において、時刻t1以前の期間
T1ではスイツチS21〜S24がオン（スイツチS11〜
S14およびS3はオフ）しており、キヤパシタC1，
C2に蓄積された電荷は放電される。次の時刻t2に
スイツチS11〜S14がオンし（この時スイツチS21
〜S24，S3はオフ）、時刻t3にスイツチS3がオンす
ると、イマジナリ・シヨートにより各ノードN1
〜N3の電位V1〜V3は、「V1＝V2＝V3＝接地レベ
ル」となり、キヤパシタC1には「Ｑ＝C1・VIN」
なる電荷が蓄積される。同様にキヤパシタC2に
も同一量の電荷が蓄積されるため、 Ｑ＝C1・VIN＝C2（−VOUT） となり、電圧利得VOUT／VINは、 VOUT／VIN＝−C1／C2 となる。次の時刻t4にスイツチS3がオフすると、
キヤパシタCHにより出力信号VOUTのレベルが保
持される。上記入力信号VIN、クロツク3および
出力信号VOUTの関係を第５図に示す。
T1ではスイツチS21〜S24がオン（スイツチS11〜
S14およびS3はオフ）しており、キヤパシタC1，
C2に蓄積された電荷は放電される。次の時刻t2に
スイツチS11〜S14がオンし（この時スイツチS21
〜S24，S3はオフ）、時刻t3にスイツチS3がオンす
ると、イマジナリ・シヨートにより各ノードN1
〜N3の電位V1〜V3は、「V1＝V2＝V3＝接地レベ
ル」となり、キヤパシタC1には「Ｑ＝C1・VIN」
なる電荷が蓄積される。同様にキヤパシタC2に
も同一量の電荷が蓄積されるため、 Ｑ＝C1・VIN＝C2（−VOUT） となり、電圧利得VOUT／VINは、 VOUT／VIN＝−C1／C2 となる。次の時刻t4にスイツチS3がオフすると、
キヤパシタCHにより出力信号VOUTのレベルが保
持される。上記入力信号VIN、クロツク3および
出力信号VOUTの関係を第５図に示す。
なお、前記第３図の回路においては、インピー
ダンス変換器としてボルテージ・フオロワを用い
たが、第６図および第７図に示すようなソース・
フオロワを用いても良い。第６図においては、電
源VDDと接地点間にＮチヤネル型MOSトランジス
タQ1，Q2を直列接続し、MOSトランジスタQ1の
ゲートにスイツチドキヤパシタ１５の出力電位
V1を供給して導通制御するとともに、MOSトラ
ンジスタQ2のゲートに所定のバイアスVBを印加
する。そして、上記MOSトランジスタQ1とQ2と
の接続点からインピーダンス変換されたV2なる
電位を得る。
ダンス変換器としてボルテージ・フオロワを用い
たが、第６図および第７図に示すようなソース・
フオロワを用いても良い。第６図においては、電
源VDDと接地点間にＮチヤネル型MOSトランジス
タQ1，Q2を直列接続し、MOSトランジスタQ1の
ゲートにスイツチドキヤパシタ１５の出力電位
V1を供給して導通制御するとともに、MOSトラ
ンジスタQ2のゲートに所定のバイアスVBを印加
する。そして、上記MOSトランジスタQ1とQ2と
の接続点からインピーダンス変換されたV2なる
電位を得る。
一方、第７図においては、電源VDDと接地点間
にＰチヤネル型MOSトランジスタQ3，Q4を直列
接続し、MOSトランジスタQ3のゲートに所定の
バイアスVBを印加するとともに、MOSトランジ
スタQ4のゲートにスイツチドキヤパシタ１５の
出力電位V1を供給して導通制御する。そして、
上記MOSトランジスタQ3とQ4との接続点からイ
ンピーダンス変換されたV2なる電位を得る。
にＰチヤネル型MOSトランジスタQ3，Q4を直列
接続し、MOSトランジスタQ3のゲートに所定の
バイアスVBを印加するとともに、MOSトランジ
スタQ4のゲートにスイツチドキヤパシタ１５の
出力電位V1を供給して導通制御する。そして、
上記MOSトランジスタQ3とQ4との接続点からイ
ンピーダンス変換されたV2なる電位を得る。
第８図は、この発明の他の実施例を示すもの
で、前記第３図においてはスイツチS21〜S24の一
端を接地していたのに対し、スイツチS21，S23の
一端を接地し、スイツチS22，S24の一端には所定
の電圧VRを印加するようにしている。第８図に
おいて、前記第３図と同一構成部には同じ符号を
付してその詳細な説明は省略する。このような構
成では、キヤパシタC1，C2は完全には放電され
ず、出力信号VOUTにはVRなるバイアスが加わつ
た信号が得られる。
で、前記第３図においてはスイツチS21〜S24の一
端を接地していたのに対し、スイツチS21，S23の
一端を接地し、スイツチS22，S24の一端には所定
の電圧VRを印加するようにしている。第８図に
おいて、前記第３図と同一構成部には同じ符号を
付してその詳細な説明は省略する。このような構
成では、キヤパシタC1，C2は完全には放電され
ず、出力信号VOUTにはVRなるバイアスが加わつ
た信号が得られる。
第９図は、さらにこの発明の他の実施例を示す
もので、スイツチドキヤパシタ１５を負性抵抗と
して用いている。すなわち、クロツク2が“１”
レベルの時にスイツチS11，S12がオンして、キヤ
パシタC1の一端が接地された状態で入力信号VIN
により充電され、クロツク2が“１”レベルの
時（1は“０”レベル）スイツチS21，S22がオン
として充電された電荷をノードN1に供給する。
これによつて、スイツチドキヤパシタ１５は負性
抵抗として働く。従つて、出力信号VOUTは入力
信号VINと同相となる。
もので、スイツチドキヤパシタ１５を負性抵抗と
して用いている。すなわち、クロツク2が“１”
レベルの時にスイツチS11，S12がオンして、キヤ
パシタC1の一端が接地された状態で入力信号VIN
により充電され、クロツク2が“１”レベルの
時（1は“０”レベル）スイツチS21，S22がオン
として充電された電荷をノードN1に供給する。
これによつて、スイツチドキヤパシタ１５は負性
抵抗として働く。従つて、出力信号VOUTは入力
信号VINと同相となる。
以上説明したようにこの発明によれば、高出力
インピーダンスのＤ／Ａ変換器であつてもパター
ン面積を増大させることなく入力信号の減衰を防
止できるサンプル・アンド・ホールド回路が得ら
れる。
インピーダンスのＤ／Ａ変換器であつてもパター
ン面積を増大させることなく入力信号の減衰を防
止できるサンプル・アンド・ホールド回路が得ら
れる。
第１図はこの発明の一実施例に係わるサンプ
ル・アンド・ホールド回路の概略構成を示すブロ
ツク図、第２図は従来およびこの発明のサンプ
ル・アンド・ホールド回路を比較して説明するた
めの図、第３図は上記第１図の回路の具体的な構
成例を示す図、第４図および第５図はそれぞれ上
記第３図の回路の動作を説明するためのタイミン
グチヤート、第６図および第７図はそれぞれイン
ピーダンス変換器の他の構成例を示す図、第８図
および第９図はそれぞれこの発明の他の実施例に
ついて説明するための回路図、第１０図および第
１１図はそれぞれ従来のサンプル・アンド・ホー
ルド回路について説明するための図である。 VIN……入力信号、１５……第１のスイツチド
キヤパシタ、１６……インピーダンス変換器、S5
……スイツチ、１７……増幅器、CH……ホール
ド用キヤパシタ、１８……第２のスイツチドキヤ
パシタ、VOUT……出力信号。
ル・アンド・ホールド回路の概略構成を示すブロ
ツク図、第２図は従来およびこの発明のサンプ
ル・アンド・ホールド回路を比較して説明するた
めの図、第３図は上記第１図の回路の具体的な構
成例を示す図、第４図および第５図はそれぞれ上
記第３図の回路の動作を説明するためのタイミン
グチヤート、第６図および第７図はそれぞれイン
ピーダンス変換器の他の構成例を示す図、第８図
および第９図はそれぞれこの発明の他の実施例に
ついて説明するための回路図、第１０図および第
１１図はそれぞれ従来のサンプル・アンド・ホー
ルド回路について説明するための図である。 VIN……入力信号、１５……第１のスイツチド
キヤパシタ、１６……インピーダンス変換器、S5
……スイツチ、１７……増幅器、CH……ホール
ド用キヤパシタ、１８……第２のスイツチドキヤ
パシタ、VOUT……出力信号。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が供給される第１のスイツチドキヤ
パシタと、この第１のスイツチドキヤパシタの出
力が供給されるインピーダンス変換器と、このイ
ンピーダンス変換器の出力がスイツチを介して供
給される増幅器と、この増幅器の出力をその入力
端に帰還するホールド用キヤパシタと、上記増幅
器の出力を上記第１のスイツチドキヤパシタとイ
ンピーダンス変換器との接続点に帰還する第２の
スイツチドキヤパシタとを具備し、上記スイツチ
はサンプル時にオン、ホールド時にオフするよう
にして成り、上記増幅器の出力端から出力信号を
得ることを特徴とするサンプル・アンド・ホール
ド回路。 ２ 前記第１、第２のスイツチドキヤパシタはそ
れぞれ、前記スイツチがオン状態の時各々の入出
力端子間にキヤパシタが接続され、前記スイツチ
がオフ状態の時上記キヤパシタに蓄積された電荷
が放電されるようにして成ることを特徴とする特
許請求の範囲第１項記載のサンプル・アンド・ホ
ールド回路。 ３ 前記増幅器は、オペアンプから成ることを特
徴とする特許請求の範囲第１項記載のサンプル・
アンド・ホールド回路。 ４ 前記インピーダンス変換器は、ボルテージ・
フオロワから成ることを特徴とする特許請求の範
囲第１項記載のサンプル・アンド・ホールド回
路。 ５ 前記インピーダンス変換器は、ソース・フオ
ロワから成ることを特徴とする特許請求の範囲第
１項記載のサンプル・アンド・ホールド回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216689A JPS6276099A (ja) | 1985-09-30 | 1985-09-30 | サンプル・アンド・ホ−ルド回路 |
| EP19860113146 EP0217284A3 (en) | 1985-09-30 | 1986-09-24 | Sample-and-hold circuit |
| US06/912,500 US4728811A (en) | 1985-09-30 | 1986-09-29 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216689A JPS6276099A (ja) | 1985-09-30 | 1985-09-30 | サンプル・アンド・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276099A JPS6276099A (ja) | 1987-04-08 |
| JPH0434239B2 true JPH0434239B2 (ja) | 1992-06-05 |
Family
ID=16692377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216689A Granted JPS6276099A (ja) | 1985-09-30 | 1985-09-30 | サンプル・アンド・ホ−ルド回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4728811A (ja) |
| EP (1) | EP0217284A3 (ja) |
| JP (1) | JPS6276099A (ja) |
Families Citing this family (13)
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|---|---|---|---|---|
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| CA2027083C (en) * | 1990-10-05 | 1996-05-28 | Kuang-Lu Lee | Fully differential sample and hold adder circuit |
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Family Cites Families (15)
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|---|---|---|---|---|
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-
1985
- 1985-09-30 JP JP60216689A patent/JPS6276099A/ja active Granted
-
1986
- 1986-09-24 EP EP19860113146 patent/EP0217284A3/en not_active Ceased
- 1986-09-29 US US06/912,500 patent/US4728811A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0217284A3 (en) | 1988-06-29 |
| US4728811A (en) | 1988-03-01 |
| EP0217284A2 (en) | 1987-04-08 |
| JPS6276099A (ja) | 1987-04-08 |
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