JPH03250983A - 光電変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は光電変換装置に係り、特に光電変換された電荷
を蓄積可能な複数の光電変換素子を備えた光電変換装置
に関する。本発明は、例えばカメラのパッシブ方法の焦
点検出装置等に用いられる光電変換装置に好適に用いら
れる。

［従来の技術］ 従来、この種の装置としては、例えば本出願人による特
開平１−２２２５８３号が既に提案されている。

第１４図に、特開平１−２２２５８３号に示される光電
変換素子アレイの等価回路図を示す。

第１４図において、１−ｔ〜１−、、は蓄積タイプのフ
ォトトランジスタアレイ（セル）であり、コレクタには
共通の電源が接続され、制御電極領域（ベース）に光電
変換された電荷を蓄積し、主電極領域（エミッタ）から
読み出すことのできる構造を有するもので、その具体的
内容は例えば特開昭６２−１２８６７８号、特開昭６２
−１１３４６８号、特開昭６３−２４６６４号、特開昭
６３−７６４７６号、特開昭６３−７６５８２号等に詳
細な記載がある。２−、〜２−．．はフォトトランジス
タアレイ１を構成する各バイポーラトランジスタのベー
スをφ７．８が与えられたときに電源■。に接続してリ
セットするためのＰＭＯＳスイッチ、３−１〜Ｃ１，は
バイポーラ）・ランジスタの各エミッタに接続されて蓄
積された信号なφ、に同期して後段へ取り出すためのＮ
ＭＯＳスイッチ、４−１〜４−、はＮＭＯＳスイッチ３
−１〜３−、各々に直列接続されて画像信号を読出しラ
イン７に送出するためのＮＭＯＳスイッチである。５−
１〜５−、はＮＭＯＳスイッチ３−１〜３−、と４−３
〜４−７の各接続点と接地間に接続された各画素ごとの
信号な読み出すための蓄積容量、６はＮＭＯＳスイッチ
４−、〜４−．を順番にオンさせて画像信号を逐次読み
出す為のシフトレジスタである。８はＮＭＯＳスイッチ
４−３〜４−１１の出力端子が共通接続された読出しラ
イン７を信号φｎｒｉの与えられたときに接地して初期
化するためのＮＭＯＳスイッチ、９は読出しライン７に
出力された画像信号を増幅する出力アンプ、１０−〜１
０はφＶ□が与えられたときにフォトトランジスタアレ
イ１−２〜１−７の各エミッタを接地する為のＮＭＯＳ
スイッチである。１０７は最大最小値検出回路であり、
最小値検出回路１１−１〜１１−ゎ、最大値検出回路１
２−１〜１２−，１、出力アンプ１３゜１４より構成さ
れている。

第１５図に最小値検出回路の一単位の構成を示す。

第１５図に示すように、ひとつの最小値検出回路は、１
個の差動増幅器３０と１個のＰＮＰ型トランジスタ３１
とにより構成される。差動増幅器３０は、定電流回路４
１１　、　ＰＭＯＳトランジスタ４０７，４０８、ＮＭ
ＯＳ　トランジスタ４０９゜４１０からなる。ＰＮＰ型
トランジスタ３１のエミッタラインは差動増幅器３０の
反転入力（Ｉ、□）に帰還され、非反転入力（Ｉ、、）
には、フォトトランジスタアレイｌ−１〜１−７の各画
素列の各エミッタが入力されている。差動増幅器３０の
非反転入力が（１，ｌ）のレベルが反転入力（Ｉｎａ）
のレベルより高い場合、ＰＮＰ型トランジスタ３１のベ
ース電位をほぼ電源電圧レベルまで変位させ、ＰＮＰ型
トランジスタ３１をオフさせる。したがって第１４図に
示した出力アンプ１３０入力には電圧を生じさせない。

ＰＮＰ型トランジスタ３１に出力電圧を生じさせるのは
、差動増幅器３０の非反転入力（Ｉ、、）に最も低い電
圧が与えられた場合であり、最小値検出となる。

第１６図に最大値検出回路の一単位の構成を示す。

第１６図に示すように、ひとつの最大値検出回路は、１
個の差動増幅器３２と１個のＮＰＮ型トランジスタ３３
とにより構成される。差動増幅器３２は、定電流回路４
０１　、　ＰＭＯＳトランジスタ４０２，４０３、ＮＭ
ＯＳ＋−ランジスタ４０４゜４０５からなる。ＮＰＮ型
トランジスタ３３のエミッタラインは、差動増幅器３２
の反転入力（■、、２）に帰還され出力ラインとなって
いる。非反転入力（Ｉ　、、ｌ）には、各画素列の各エ
ミッタが接続されている。差動増幅器３２の非反転入力
（工、、）が反転入力（工。２）より低い場合、ＮＰＮ
型トランジスタ３３のベース電位は、はぼ負電源の電圧
レベルまで下げられ、ＮＰＮ型トランジスタ３３はオフ
状態となる。このＮＰＮ型トランジスタ３３に出力電圧
を生じさせるのは、差動増幅器３２の非反転入力（１，
１）に最も高い電圧が与えられた場合であり、最大値検
出となる。なお、Ｒは最小値検出回路、最大値検出回路
において、ともに負荷抵抗を示す。

第１７図は第１４図の光電変換素子アレイの動作を説明
するタイミングチャートである。

まず、リセットが行なわれる。時間ｔ、〜ｔ２期間にお
いてφ７．．をローレベルにし、ＰＭＯＳスイッチをオ
ンすることにより、フォトトランジスタアレイ（以下、
画素列という）１−３〜ｌ、のベースが■。の電位に固
定される。

次に、時間ｔ、〜ｔ４期間においてφｖｒｍ及びφ、を
ハイレベル（ＯＮ）にすることにより、ＮＭＯＳスイッ
チ１０−１〜１０−、及び３−１〜３−、が導通し、蓄
積容量５−１〜５．、わが接地され、残留電荷がリセッ
トされる。この画素列１−５〜１−、のベース及びエミ
ッタの各々に対するリセットが終了すると、次に蓄積動
作に入る。

蓄積動作に入ると、光電変換された電荷は画素列１−２
〜ｌ−＋１のベース領域に蓄積される。このとき、画素
列のベース及びエミッタはフローティング（容量負荷状
態）になっており、エミッタにはベース電位を反映した
電圧が生じる。

信号の逐次読み出しに際しては、ＮＭＯＳスイッチ４−
Ｉ〜４−ｒ＋をシフトレジスタ６によって順次ＯＮにし
、蓄積容量５−１〜５−７に蓄積された信号電荷を読出
しライン７へ読み出す。シフトレジスタ６はφ。が入力
されるごとにＮＭＯＳスイッチ４−０〜４□を順次選択
する。このＮＭＯＳスイッチ４−１〜４−イを選択する
１前にφ１．によりＮＭＯＳスイッチ８をＯＮ状態とし
、読出しライン７に残留している電荷をリセットする。

特願昭６３−４７６４４号には、上記のような最大最小
値検出回路を備えた光電変換素子アレイを用いて第１８
図や第１９図のような光電変換装置を構成することによ
り、被写体のパターンと明部と暗部の差が一定になるよ
うに蓄積時間を制御し、パターンの特徴部分のみをＡ／
Ｄ変換する方法が提案されている。

これらの装置においては、適正レベルまで蓄積が行なわ
れるか否かの判定を光電変換素子アレイの蓄積レベルの
最大値と最小値との差分が基準レベルＶ　ｒａｔに達し
たかどうかにより行なっている。１０２は■、、、とＶ
４イとの差分をとるための差動増幅器であり、１０３は
差動増幅器１０２の８カと所定の基準レベルＶ　ｒａｔ
とを比較し、適正な蓄積レベルに達したことを判定する
コンパレータであって、コンパレータ１０３の信号φｏ
０□が反転することにより、マイクロコンピュータ１０
４は蓄積が基準レベルまで行なわれたことを検知し、蓄
積を終了するためのパルスψ、を光電変換素子アレイ１
０１に送出する。同時に記憶回路１０５に対して信号Ｓ
Ｈを送出し蓄積終了時のＶ、ゎレベルを記憶する。次に
読出しパルスにφｅｋ及びφ。、、１が送付され、光電
変換素子より画像（Ｖｉｄｅｏ）信号が読み畠されＡ／
Ｄ変換される。

この際、第１８図の例では、Ａ／Ｄ変換レンジを画像信
号の範囲に合わせてレベルシフトしており、また第１９
図の例では画素信号をＡ／Ｄ変換レンジにあわせてレベ
ルシフトしており、いずれもＡ／Ｄ変換が画像信号の最
大値と最小値の間で行なわれるようにしている。

このようにして得られたデジタル化された画素信号をも
とに、特開昭５８−１４２３０６号、特開昭５９−１０
７３１３号、特開昭ＧＯ−１０１５１３号、あるいは特
開昭６３−１８３１４号に開示されている演算を行なう
ことにより合焦判定を行なうことができる。

しかしながら、上記従来の光電変換装置では画像信号と
光電変換素子アレイの蓄積信号の最大値及び最小値が異
なる読み出し回路を経て出力されるため読み出しゲイン
の違いやアンプ９，１３゜１４のミスマツチ等が原因と
なり、画素信号の実際の最大値や最小値と■１．８や■
１．．の値がずれてしまう場合があり、また第１１図や
第１２図の例のように■□工と■６、との差に基づいて
蓄積電荷の制御を行なう場合、画像信号の一部がＡ／Ｄ
変換レンジを越えてしまう場合があった。

なお、読み出しゲインの違いは次のようにして生じる。

例えば、第１４図において蓄積容量５−１の容量をＣア
３、読出しライン７の寄生容量をＣ１とすると、フォト
トランジスタ１−１のエミッタ電位Ｖｚｒを読出しライ
ン７に読み出した場合、出力ＣＴ　ｌ　＋　ＣＨ ない。

これに対して、Ｖ　ｍ　ｉ　ｎやＶ□、ｌａ力は、ゲイ
ン１で読み出されるため、ずれが生じてしまう。

かかる問題を解決するものとして、本出願人は特願平１
−３０１８１８号に記載の光電変換装置を提案した。

［発明が解決しようとする課題］ しかしながら、上記特願平１−３０１８１８号は以下に
示す課題を有し、改善が望まれていた。

すなわち、最大値と最小値を検出しそれを画像信号と同
じラインに８カする構成では、受光素子から読み出し回
路を介して共通出力線に至るパスと、最大値／最小値検
出回路から共通ａ力線に至るバスとのバランスがうま（
取れないとＳＮ比が低下し又ビット毎にバラツキの大き
な信号になってしまう。こうなると画像信号そのものの
質を改善するだけでは不十分で、受光素子の蓄積時間を
決定するための最大値／最小値データを正確に検出しな
ければならず、更には検出された最大値／最小値データ
にノイズ成分を付与しないようにして共通出力線に出力
しなければならない。

又、特に最近では、測光用の光電変換装置では被写体の
縦方向および横方向のセンシングを行うために光電変換
素子アレイを２次元的に配置する構成が望まれている。

このための構成としては、複数の光電変換装置のチップ
を縦横に並べて構成することも考えられる。しかしなが
ら、そのような構成を採用すると製造コストが高くなる
だけでな（、その組み合わせによってはＳＮ比の小さな
信号しか得られない場合があった。

特に、対応する光電変換素子アレイを駆動するためのク
ロック信号等を発生するデジタル回路がほかの光電変換
素子アレイの受光素子アレイ部近くに配置されるとＳＮ
比の低下が顕著に見られた。

これは、デジタル回路からのノイズ成分が光電変換素子
に紛れ込み、これが大きな要因になっていると考えられ
る。

更には、複数の光電変換素子アレイのうちチップの端部
側に位置するアレイにおいてその受光素子アレイが内側
で、読み出し回路部が外側になるべ（配されると、残り
の複数の光電変換素子アレイのうち隣接するチップ内側
のアレイの影響を受光部が受けて正確な信号読取が行え
なくなる。

［課題を解決するための課題］ そこで本発明者らは、受光素子アレイ部、読取回路部、
デジタル回路部、アナログ信号処理部等の複数を組み合
わせて最もノイズが小さく大きな信号が得られるような
構成を見つけ出し、更にはそれらの一部を一体化して半
導体チップの所定の位置にそれぞれ配置することにより
より一部ノイズ低減を目指した。

上述した技術課題を解決するための構成は、光電変換さ
れた電荷を蓄積可能な受光素子と、最も強い光の入射し
ている光電変換要素の蓄積信号または最も弱い光の入射
している光電変換要素の蓄積信号の少な（ともいずれか
一方を検出するための検出回路と、光電変換された信号
電荷に基づく信号を前記受光素子より読み畠すための読
み出し回路と、前記読み出し回路より読み出された信号
を処理するための信号処理回路と、が共通の基板上に配
設されており、前記検出回路が前記受光素子と前記読み
出し回路との間に配置されていることを特徴とする光電
変換装置である。

［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。

（光電変換装置の構成の説明） 第１図は本発明による光電変換装置の構成を説明する為
の模式的上面図である。

１００１．１１０１．２００１．２１０１．３００１．
３１０１．４００１、４１０１光電変換素子アレイにお
ける受光素子アレイ、１００２．１１０２．２００２．
２１０２．３００２．３１０２．４００２．４１０２は
光電変換素子アレイの読み出し回路図である。これら受
光素子アレイの一つと読み出し回路部の一つとで光電変
換素子アレイの一つが構成されている。読み出し回路部
は後述するようにＮＭＯＳスイッチや蓄積容量や最大値
検８器や最小値検出器等で構成されている。そして、光
電変換素子アレイは、半導体チップに、図中横方向に２
ラインが並んで上下３列に、これと交差する方向に２ラ
インが並んで１列に、光電変換素子アレイが複数個（こ
こでは８個）配設されている。受光部１００１．１１０
１及び３００１．３１０１はチップの端部に配設されて
おり、対応する読み出し回路部１００２．１１０２及び
３００２．３１０２はチップの内側に向けて配置されて
おり、少なくともこの４つの光電変換素子アレイにおい
ては、端部からの光が読み出し回路に入射し誤動作を生
じさせることを防いでいる。

また、１００２と１１０２を含む２つの光電変換装素子
アレイは読み出しライン５０１Ｏで接続されライン５０
０９および５０１５を通してアナログ信号処理回路部５
００２に信号を８カする。

同様に３００２．３１０２を含む光電変換素子アレイは
ライン５０１７で接続されライン５０１６、スイッチ５
０２１を介してライン５０１５に接続されている。

２００２．２１０２を含む光電変換素子アレイはライン
５０１２．５０１４で接続されスイッチ５０２０を介し
てライン５０１５に接続されている。

同様に４００２．４１０２を含む光電変換素子アレイは
ライン５０１１．５０１３で接続されスイッチ５０２０
を介してライン５０１５に接続されている。

このように読み出しラインは５０１５を基準にスイッチ
を介して共通のラインとされ受光素子アレイ４００１．
４１０１．２００１．２１０１で挟まれたチップのほぼ
中心を通りアナログ信号処理回路部５００２に至る配線
となっている。そして各光電変換素子アレイを駆動する
ためのクロックの発生やＩｌｏとなるデジタル回路部や
アナログ信号処理回路部はまとめられてチップの端の所
定箇所に一体的に配置され、発生するノイズが読み出し
ラインに悪影響を及ぼすことを防止している。

５００３．５００４．５００５．５００６、は蓄積時間
を制御するためのコンパレータであり、５００３は１０
０２．１１０２に対応しており、５００４は４００２．
４１０２に対応しており、５００５は２００２．２１０
２に対応しており、５００６は３００２．３１０２に対
応している。

また、５００７．５００８はチップの外部と電気的に接
続するためのパッドを複数有するパッド部である。

（光電変換素子アレイの概略説明） 第２図は本発明の光電変換装室の特徴部分となる光電変
換素子アレイの一つの構成を示す回路図である。ここで
は第１図中８個の光電変換素子アレイのうち一つを例に
とって説明する。

なお、第１４図に示した構成部材と同一構成部材につい
ては同一符号を付して説明を省略する。

同図に示すように、本発明にかかわる光電変換素子アレ
イは、第１４図に示した従来の光電変換素子アレイに加
えて以下に示す構成部材が設けられる。１７．１８はそ
れぞれ最大値検圧回路１２−＋−１２−１１，最小値検
８回路１１−１〜１１−。

の出力に接続されφ、に同期して最大値と最小値を後段
に取り出すためのＮＭＯＳスイッチであり、１９．２０
はＮＭＯＳスイッチ１７．１８にそれぞれ直列接続され
最大値、最小値を出力ライン７に送出するためのＮＭＯ
Ｓスイッチ、１５．１６はＮＭＯＳスイッチ１７．１８
及びＮＭＯＳスイッチ１９．２０の各接続点と接地との
間に接続された最大値、最小値の信号を読み比すための
蓄積容量である。

第３図は上記光電変換素子アレイの動作を説明するタイ
ミングチャートである。

なお、蓄積開始までの動作は第１４図〜第１７図を用い
て説明した従来の光電変換素子アレイと同様の動作をす
るため説明を省略するものとする。

蓄積動作に入ると光電変換された電荷は、画素列１−１
〜１−、の制御電極領域（ベース領域）に蓄積される。

このとき画素列１−、〜１−１のベース及びエミッタは
フローティング（容量負荷状態）になっており、エミッ
タにはベース電位を反映した電圧が生じる。また■１．
８には画素列１−２〜１−、。

の最大出力に対応した出力が現われ、Ｖ　ｍ　Ｉ　ｎに
は画素列１−１〜１−ｎの最小出力に対応した出力が現
われる。

蓄積の終了時には、転送パルスφ、によりその時点での
最大８カレベル、最小出力レベル、各画素の出力レベル
がそれぞれ蓄積容量１５，１６゜５−３〜５−に蓄積さ
れる。読み出しに際しては、ＮＭＯＳスイッチ１９，２
０．ｔ、〜４−ｒｌをシフトレジスタ６によって順次Ｏ
Ｎ状態とし、蓄積容量１５．１６．５−、〜５−ｌＩに
蓄積された信号を読み出しライン７へ読み出す。シフト
レジスタ６は、φ。が入力されるたびにＮＭＯＳスイッ
チ１９゜２０．４−＋〜４−．．を順次選択する。この
ＮＭＯＳスイッチ１９，２０．ｔ、〜４−９を選択する
直前にφ。、によりＮＭＯＳスイッチ８をＯＮ状態とし
読み出しライン７に残留している電荷をリセットする。

以上から明らかなように、本実施例においては、蓄積終
了時における光電変換素子アレイの最大出力と最小８力
の信号を各画素と同じ読み出し回路を通して同一の読み
出しラインに読み出すことができるまで、読み出しゲイ
ンの差が無く、アンプのミスマツチによる影響もうけず
、光電変換素子アレイの最大出力と最小出力とをより正
確に得ることができる。

第４図及び第５図は、本実施例を用いた具体的な光電変
換装置のブロック図である。

第４図、第５図において、ｌｏｔは第２図に示した光電
変換素子アレイ、１０２はＶ　ｍｍ工と■１゜との差分
を取るための差動増幅器、１０３は差動増幅器１０２の
圧力と所定の基準レベル■７．．とを比較し、適正な蓄
積レベルに達したことを判定するコンパレータ、１０９
と１１１はＶｉｄｅｏラインより出力される最小値と最
大値の信号をそれぞれ記憶する工己憶回路、１１０は記
録回路１０９の出力とＶｉｄｅｏラインより出力される
光電変換素子アレイのａ力信号の差をとる差動増幅器、
１１２は記録回路１１１と記録回路１０９との出力の差
をとる差動増幅器、１０４はマイクロコンピュータ−で
ある。マイクロコンピュータ−は、ｃｐｕコア１０４ａ
、　ＲＯＭ　１０４ｂ、　ＲＡＭ　１０４ｃ、　Ａ／　
Ｄ変換器１０４ｄから構成される。

第４図に示した光電変換装置においては、まず、マイク
ロコンピュータ−１０４がリセット信号φＦ、３．φｔ
ｒｉを出力し蓄積を開始する。次にコンパレータ１０３
の反転信号φ。。ｍ、をうけφ、がａカされ蓄積を中止
する。さらにφ、Ｔ、及びφ、が出力され読み出しが行
なわれる。このとき最小値の出力のタイミングで記憶回
路１０９にマイクロコンピュータ−１０４からサンプリ
ング信号Ｓ）ｌが送られ最小値が記憶される。引き続き
出力される光電変換素子アレイの出力は差動増幅器１１
０により最小値との差をとった形でＡ／Ｄ変換される。

このときＡ／Ｄ変換の参照の参照電位Ｖアエは接地電位
、■＝は■７．．と設定されているのでＡ／Ｄ変換は光
電変換素子アレイの８力のほぼ最大値と最小値の間で行
なわれるが、このとき光電変換素子アレイの出力の基準
となる最小値が第１１図に示した従来の光電変換装置に
比較し正確に電圧されているため、Ａ／Ｄ変換が正確に
被写体のコントラスト部分について行なわれる。

第５図に示した光電変換装置においては、マイクロコン
ピュータ１０４は最大値と最小値がＶｉｄｅｏラインよ
り出力されるタイミングにサンプリング信号ＳＨＩ、　
ＳＯ２をそれぞれ８力し光電変換素子アレイの最大値と
最小値をそれぞれ記憶回路１１１．１０９に言己憶する
。引き続き出力される光電変換素子アレイの出力は差動
増幅器１１０により最小値との差をとった形でＡ／Ｄ変
換器に入力される。このときＡ／Ｄ変換の参照電位■１
．は接地電位であるがＶ　ｒｎは差動増幅器１１２によ
り得られる最大値と最小値の差としている。ｖつ、ゎや
Ｖつ、Ｘの値は前述のように実際の光電変換素子アレイ
の最大値と最小値を必ずしも正確に反映していないため
、Ｖ　１１１１１　Ｋ　−Ｖ　ｍ　ｌ　ｎがＶ　Ｔ＠ｔ
レベルに達したところで蓄積を終了しても、実際の信号
の幅が■１．．であるとは限らない。したがって第４図
の光電変換装置の例のごとく実際の信号の幅をＡ／Ｄ変
換レンジとすることにより、Ａ／Ｄ変換レンジを越える
ことなく有効にＡ／Ｄ変換レンジを使ってＡ／Ｄ変換が
行なえる。

第６図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第２実施例の構成を示す回路図である。

なお、第２図に示した構成部材と同一構成部材について
は同一符号を付して説明を省略する。

本実施例の特徴とするところは、光電変換素子アレイの
圧力の最大値と最小値だけでなく差動増幅器２６を使い
、これらの差分をとって光電変換素子アレイと同じ読出
しラインから読み出すようにしたところにある。動作は
第１実施例とほぼ同等であるが光電変換素子アレイの出
力の最大値のかわりに最大値と最小値の差分がφ、によ
り蓄積容量２１に蓄積され、シフトレジスタ６によりＮ
ＭＯＳスイッチ２３を通して読出しライン７に読み出さ
れる点が異なる。

この場合第７図の光電変換装置に示すような構成をとる
ことにより、第５図の光電変換装置に示した例と同等の
効果を得られる。即ちＶｉｄｅｏラインから読み出され
る最大値と最小値の差及び最小値ラインが出力されるタ
イミングでマイクロコンピュータがサンプリングパルス
ＳＨＩとＳＨ２をそれぞれ圧力し各信号を記憶回路１１
３と記憶回路１０９とに記憶する。配憶回路１１３の出
力はＡ／Ｄ変換の際と高電位側の参照電位となり、弓き
続き圧力される光電変換素子アレイの出力は差動増幅器
１１０により記憶回路１０９出力との差をとった形でＡ
／Ｄ変換される。

なおここでは、光電変換素子アレイの蓄積信号の最大値
と最小値の差分を読み出す例をあげたが、後段で行なう
処理の必要に応じて最大値や最小値と光電変換素子アレ
イ中の特定ビット（例えば遮光ビット）との差をとって
同じ読み出し系を用いて読み圧しても良い。また、後段
での処理の必要に応じて差分に限らず加算や定数倍する
などして読み出しても良い。

以上説明したように、最大値検８手段又は／及び最小値
検出手段から得られる信号と光電変換素子の蓄積信号と
の間のずれを無くし、複数の光電変換素子に蓄積された
電荷を正確に反映した信号を得ることができる。

また本発明の光電変換装置によれば、最大値検出手段又
は／及び最小値検出手段から得られる信号をもとに演算
され得られた信号と光電変換素子の蓄積信号との間のず
れを無（し、複数の光電変換素子に蓄積された電荷を正
確に反映した信号を得ることができる。

（光電変換素子の構成の概略説明） 第８図は本発明による光電変換装置における光電変換素
子の構成を示す模式的平面図である。ここでは光電変換
素子アレイのうち１ビツト分について説明する。

第８図は、本発明の光電変換素子の１ビツト分のブロッ
ク図である。

２０２はセンサーとなる光受光素子のバイポーラトラン
ジスタ、２０１はそのベースをリセットする為のＰＭＯ
Ｓ　トランジスタ、２０３はそのエミッタを所定の電位
に接続しベースに蓄積された光生成キャリアによる電位
をリセットする為のＮＭＯＳトランジスタである。これ
ら３つのトランジスタにより、光信号の蓄積、リセット
が行なわれる。

２０４はこの１ビツト（ｂｉｔ）のブロックを複数個配
列した時に、そのうちの最大値を検出する手段に用いる
増幅器、２０５は同様にして最小値を検出する手段に用
いる増幅器であり、例えば前述の第１５図、第１６図に
記載されているような増幅器である。受光素子より発生
した信号は、これら増幅器を通ってそれぞれ最大値、最
小値が検出される。

２０６．２０７は夫々信号転送用のＮＭＯ３）ランジス
タ、２０８．２０９は夫々その信号を蓄積する為の容量
負荷、２１０．２１１は夫々容量負荷に蓄えられた信号
負荷を順次読み出す為のＮＭＯ３トランジスタ、２１２
は読み出し用ＮＭＯＳ　トランジスタを順次走査する為
のシフトレジスタである。

ここで、信号転送用ＭＯ３、容量負荷、読み出し用ＭＯ
Ｓがそれぞれ２つずつ接続されているが、このうち２０
７，２０９，２１１は暗時ノイズ補正用、２０６，２０
８，２１１は光信号蓄積用に用いられるもので、それぞ
れＮ出力、Ｓａ力として出力され後に差動増幅器などを
介して暗時ノイズの補正を行なうものである。

（光電変換素子の層構成の説明） 第９図（Ａ）及び第９図（Ｂ）はそれぞれ上述した光電
変換素子１　ｂｉｔ分のＡＡ’線方向の模式的断面図で
ある。第９図（Ａ）中、右から順にベースリセット用の
ＰＭＯ３、光電変換を行う受光用バイポーラトランジス
タ、エミッタをリセットする為のＮＭＯＳ、最小値検出
用増幅器、最小値検出用増幅器、信号転送用ＮＭＯ３、
信号蓄積用容量が配置されている。

更に左へは第９図（Ｂ）中布から信号蓄積用容量、読み
出し用ＮＭＯＳ、走査用シフトレジスタが連続して配設
されている。

ここでは図面および説明が複雑とならないように便宜上
−つの光電変換素子の断面図を二つに分けた。

第９図（Ａ）及び第９図（Ｂ）において、３０１はＰ型
半導体基体、３０２はＰ型不純物を含有するＰ−埋込層
、３０３はＮ型不純物を含有するＮ−埋込層、３０４は
Ｎ型不純物を含有するＮ−エピタキシャル層（Ｎ−ｅｐ
ｉ　）、３０５はＰ型不純物を微量含有するＰ−領域、
３０６はコレクタ抵抗を下げる為のＮ１領域、３０７は
ボシリコンで形成されたコレクタ電極、３０８はコレク
タ電極３０７とＮ″″″領域電気的に接続する為のオー
ミックコンタクト層であるＮ４領域、３０９は受光用バ
イポーラトランジスタのベース領域となるＰ−領域で、
Ｐ型不純物を含有するＰ゛領域３１０を介してＡＩ２配
Ｉ！！３３１に接続されている。３１１はＮ型不純物が
含有されたエミッタとなるＮ９領域で、ポリシリコンを
介して配線に接続されている。ベースリセット用のＰＭ
Ｏ３はソースとなるＰ−領域３０９と接続されているＰ
゛領域３１２−１と、絶縁膜３３６を介して設けられた
ベース電極となるポリシリコンとドレインとなるＰ゛領
域３１２−２とで構成されている。３３７はＮ型不純物
が含有された素子分離領域であり、Ｎ＋領域３０６と電
気的に接続されている。エミッタリセット用ＮＭＯ３は
Ｐ−領域３０５中に形成されたＮ゛領域３１５．３１６
と絶縁層を介して配されたポリシリコンからなるゲート
電極３１７とで形成されている。３１８はＰ型不純物が
含有されたチャネルストッパーである。３１９は最大値
検出用増幅器、３２０は最小値検出用増幅器である。

信号転送用ＮＭＯ３はＰ−領域３２１中に形成されたＮ
０領域３２２．３２３と絶縁層を介して配されたポリシ
リコンからなるゲート電極３２４とで構成されている。

３２５はＰ型不純物が含有されたチャネルストッパーと
なるＰ型領域である。蓄積用容量はＰ−領域３２１と絶
縁層３３６を介して配されたポリシリコン電極３２７と
で形成される、読み出し用ＮＭＯ３はＰ−領域中に形成
されたＮ“領域３２８，３２９と絶縁層を介して配され
たポリシリコンからなるゲート電極３３０で構成される
。３３８はＰ型不純物が含有されたチャネルストッパー
となるＰ型領域である。

各電極３３１間には絶縁層３３２が設けられており、更
に配線３３１と絶縁層３３２上は絶縁層３３３で覆われ
ている。３３４は不要な部位（特にセンサ一部以外の領
域）に不要な光が照射されるのを防ぐために設けられる
。１層領域である遮光層である。該遮光層３３４にはセ
ンサーの受光部に対応して窓が形成されている。

３３５は保護層として光電変換素子表面に設けられる絶
縁層である。

（光電変換素子アレイの付加構成の説明）また８個の光
電変換素子アレイのうち１００１゜１００２、２００１
，２００２．３００１，３００２，４０［１１，４００
２は上記光情報読み出し用の光電変換素子ビット以外に
も第１０図のように暗成分読み出し用のビットと最大値
検出用のビットと最小値検出用のビットとダミービット
とがアレイ上に設けられている。

また８個の光電変換素子アレイのうち１１０１゜１１０
２．２１０１，２１０２，３１０１，３１０２，４１０
１．４１０２は上記光情報読み出し用の光電変換素子ビ
ット以外にも第１１図のように暗成分読み出し用のビッ
トと最大値検出用のビットと最小値検８用のビットとダ
ミービットとがアレイ上に設けられている。

第１０図は本発明の光電変換素子アレイのうちの１００
１．１００２．２００１．２００２．３００１．３００
２．４００１．４００２の構成を示したものである。６
０１はベースリセット用のｐ−ｃｈ　ＭＯＳトランジス
タ、６０２は受光素子として光電変換を行なうバイポー
ラトランジスタ、６０３はエミッタリセット用ｎ−ａｈ
　ＭＯＳ）ランジスタ、６０４は最大値検８回路、６０
５は最小値検８回路、６０６は信号転送用ｎ−ｃｈ　Ｍ
ＯＳトランジスタ、６０７は信号電荷を蓄積する為の容
量負荷、６０８は蓄積容量に蓄えられた電荷を順次読み
出す為のｎ−ｃｈ　ＭＯＳトランジスタ、６０９は読み
出し用ＭＯＳを走査する為のシフトレジスタである。６
０６，６０７，６０８の各ブロック内は、第８図に示し
たようにノイズ補正用のＮ成分と、信号蓄積用のＳ成分
の２つから成り立っている。

受光素子６０２は、６０１，６０３のＭＯＳトランジス
タにより、しかるべきリセット動作をされたのち、光信
号の蓄積に入り、照射された光に応じて発生した電荷を
６０６のＭＯＳトランジスタを介して６０７の容量に蓄
えられる。蓄積が終了するとシフトレジスタ６０９が走
査を開始し、６０７に蓄えられた電荷は６０８のＭＯＳ
　トランジスタを介して順次出力される。この間、６０
４．６０５の最大値、最小値検出回路は、複数個配列さ
れた画素の中から最大値、最小値を検出し出力する。

又、本光電変換素子アレイは、光情報を読み出す為の有
効画素以外にも、暗成分読み出し用のダーク画素、最小
値検出用ビット、最大値検出用ビット、及びダミー画素
が設けられている。このうち、ダーク画素はすべての画
素の光信号出力の基準となる暗時の出力を読み出す為の
もので、受光素子は遮光されている。最小値及び最大値
検出ビットは、６０４，６０５で検出された最大値。

最小値を有効画素と同じ読み出し経路で読み出す為のも
ので、最大値、最小値の出力ラインを転送用ＭＯ３６０
６を介して、６０７の蓄積容量に接続している。この効
果については、特願平１−３０１８１８号に詳細に述べ
られている。最大値、最小値検出ビットは、上述のよう
な構成から、受光素子の出力とは関係がないが、チップ
上には均一性確保の為６０１，６０２，６０３の受光素
子及びリセット用ＭＯＳトランジスタを他の画素と同様
に配列している。又、ダミー画素は有効画素の周辺に配
設され有効画素に対する外部からの影響を排除する為に
設けられている。

第１１図は、本発明の光電変換素子アレイのうちの１１
０１．１１０２．２１０１，２１０２．３１０１，３１
０２．４１０１．４１０２の構成を示したものである。

５０１は、ベースリセット用のｐ−ｃｈ　ＭＯＳトラン
ジスタ、５０２は受光素子として光電変換を行なうバイ
ポーラトランジスタ、５０３はエミッタリセット用ｎ−
ｃｈ　ＭＯＳトランジスタ、５０４は最大値検圧回路、
５０５は最小値検出回路、５０６は信号転送用ｎ−ｃｈ
　ＭＯＳトランジスタ、５０７は信号電荷を蓄積する為
の容量負荷、５０８は蓄積容量に蓄えられた電荷を順次
読み比す為のｎ−ｃｈ　ＭＯＳトランジスタ、５０９は
読み出し用ＭＯ３を走査する為のシフトレジスタである
。５０６，５０７，５０８の各ブロック内は、第８図に
示したように、ノイズ補正用のＮ成分と、信号蓄積用の
Ｓ成分の２つから成り立っている。受光素子５０２は５
０１，５０３（７）ＭＯＳトランジスタにより、しかる
べきリセット動作をされたのち、光信号の蓄積に入り、
照射された光に応じて発生した電荷を５０６のＭＯＳ　
トランジスタを介して５０７の容量に蓄えられる。蓄積
が終了するとシフトレジスタ５０９が走査を開始し、５
０７に蓄えられた電荷は５０８のＭＯＳ　トランジスタ
を介して順次出力される。この間、５０４゜５０５の最
大値、最小値検出回路は、複数個配列された画素の中か
ら最大値、最小値を検出し、出力する。

又、本光電変換素子アレイは光情報を読み出す為の有効
画素以外にもダミー画素が設けられている。そしてこの
アレイは、前述の第１０図記載のアレイとベアで使用さ
れる為ダーク画素及び最大値、最小値検出ビットは、付
加されていない。

（製造方法の説明） 第１２図（Ａ）〜（Ｅ）、第１３図（Ａ）〜（Ｅ）は、
本発明の光電変換素子アレイの製造方法の実施例のフロ
ーチャートである。これらの図面を用いて以下に本発明
の光電変換素子アレイの製造方法を説明する。

なお、第１２図（Ａ）〜（Ｅ）、第１３図（Ａ）〜（Ｅ
）は、それぞれ第９図（Ａ）、第９図（Ｂ）に示した光
電変換素子１　ｂｉｔ分の製造方法を示すものであるた
め第９図（Ａ）、　（Ｂ）と同一符号を付する。

本発明では、受光素子としてバイポーラＮＰＮ　トラン
ジスタ、転送用、リセット用トランジスタとしてＭＯ５
型ＦＥＴ　、又、最大値、最小値検出回路や、アナログ
儒号処理回路、ディジタル回路などを同一チップ上に形
成する必要がある為、いわゆるＢ１−ＣＭＯＳプロセス
技術を用いて各素子をＳｉ基板上にモノリシックに集積
している。

まず、第１２図（Ａ）、及び第１３図（Ａ）に示すよう
にＰ型Ｓｉ基板３０１上にイオン注入技術及び拡散技術
を用いてＮ型、Ｐ型の埋込み層３０３゜３０２を形成す
る。Ｎ型埋込み層にはＡｓ、　Ｐ型埋込み層にはＢが不
純物として用いられる。

次に第１２図（Ｂ）、及び第１３図（Ｂ）に示すように
エピタキシャル成長技術によりＮ型エピタキシャル層３
０４を形成し、Ｂのイオン注入によりＰ−（Ｐウェル）
領域３０５を、Ｐのイオン注入によりＮ９領域３０６を
形成する。このＮ４領域３０６は主にＮＰＮ　）ランジ
スタのコレクタ抵抗を低減する為に形成する為に形成さ
れるものである。次に選択酸化によりフィールド絶縁膜
層３３６を形成する。その後Ｂのイオン注入によりＰ領
域３１８とＰのイオン注入によりＮ領域３３７を形成す
る。これは一般にチャネルストップと呼ばれるもので、
各素子間の分離領域に寄生トランジスタが形成されるの
を防止するものである。

次に第１２図（Ｃ）及び第１３図（Ｃ）に示すようにＢ
をイオン注入することによりＰ型領域３０９を形成する
。これはＮＰＮ　トランジスタのベースとして使用され
るものでセンサーの受光部としても用いられる。

次に第１２図（Ｄ）及び第１３図（Ｄ）に示すようにポ
リシリコンを堆積させバターニングすることによりＮＰ
Ｎ　トランジスタのエミッタ電極及びＭＯＳトランジス
タのゲート電極３１３を形成する。

又、このポリシリコン電極は、Ｎ型拡散の拡散源として
も用いられ、Ｐを不純物として、ＮＰＮトランジスタの
コレクタ電極３０７のコンタクトにも用いられる。次に
Ａｓをイオン注入することにより、Ｎ型領域３１５，３
１８を、Ｂをイオン注入することによりＰ型領域３１０
，３１２−１，３１２−２を形成する。Ｎ型領域３１５
，３１８はｎ−ｃｈ　ＭＯＳトランジスタのソース・ド
レイン領域として用いられる。又Ｐ型領域３０９．３１
０．３１２−２はｐ−ｃｈ　ＭＯＳトランジスタのソー
ス・ドレイン領域として用いられる。又、Ｐ型領域３１
０はＮＰＮ　トランジスタのベース電極のコンタクトと
しても用いられる。

次に第１２図（Ｅ）及び第１３図（Ｅ）に示すように絶
縁膜３３２を堆積させ、バターニングによりコンタクト
ホールを形成し、更にｌを堆積し、バターニングし、エ
ツチングをすることによりＡ℃配線３３１を形成する。

これは各素子間の相互接続に使用されるものである。次
に更に絶縁膜３３３を堆積させその上にＡβを堆積し、
バターニングし、エツチングすることにより　ＡＩ２領
域３３４が形成される。これは主にセンサー受光部以外
に光が当たるのを防ぐための遮光膜として用いられる。

又、この図中には示されていないが、絶縁膜３３３にコ
ンタクトホールな形成し、下層のＡρ配線と導通させ、
上記遮光膜として使用したへ２層３３４を第２のＡρ配
線層とすることもできる。その後、最上部に保ゴ膜とし
てＰＳＧ　　（リンガラス）、５ｉＮ（シリコン窒化膜
）等を形成して全工程が終了する。

又、上述の説明にはなかったが、ポリシリコン層は素子
内の配線、あるいは、容量の電極としても用いられる。

又、Ｐ型領域３０５及び３２１のような高抵抗領域は、
アナログ処理回路などでは抵抗としてもひんばんに用い
られる。

尚、ここでｉの遮光膜は光電変換動作に大きく依存する
受光素子の開口部を規定する部分のみ示しであるが、同
様に他の回路の遮光を行うべ（同じプロセスによるＡ２
膜を形成してもよいし、又は、上部絶縁膜上の所望の部
分に有機材料や無機材料の遮光膜を更に設けてもよい。

以上説明した実施例によれば後述するような特徴的作用
効果に加えて、以下のような作用効果をも奏するもので
ある。

即ち、最終的に各光電変換素子アレイからの信号出力線
が中心の４つのアレイのクロス部になる間隙を通るよう
に配線されている共通信号線にスイッチを介して接続さ
れているので、これら信号出力線及び共通信号線を短（
できノイズののる確率を小さくＬ／ＣＲ定数の小さくし
て信号の遅延、ＳＮ比低下を防止している。

［発明の効果］ 本発明によれば、最大値／最小値を検出する検出回路が
、受光素子と読み出し回路との間に位置したモノリシッ
クな構成をとることにより以下のような効果を奏する。

（１）検出回路を分離した構成に対して、ＳＮ比が大巾
に改善され、製造コストも大巾に低（することができた
。

（２）検出回路を一体的に形成し、他の配置構成とした
場合に比べてもＳＮ比が更に改善され、使用されるチッ
プの半導体基板の面積も小さ（なり製造コストが更に低
くなった。

【図面の簡単な説明】

第１図は、本発明の光電変換装置の構成及び配置を示す
模式的上面図である。 第２図は、本発明の光電変換装置の特徴部分となる光電
変換素子アレイの第一実施例の構成を示す回路図である
。 第３図は、上記第一実施例の光電変換素子の動作を説明
するタイミングチャートである。第４図及び第５図は、
上記第一実施例の光電変換素子アレイを用いた具体的な
光電変換装置のブロック図である。 第６図は、本発明の光電変換装置の特徴部分となる光電
変換素子アレイの第二実施例の構成を示す回路図である
。 第７図は、第二実施例の光電変換素子アレイを用いた具
体的な光電変換装置のブロック図である。 第８区は、本発明による光電変換装置における光電変換
素子の構成を示す１ビット分の模式的ブロック図である
。 第９図（Ａ）及び（Ｂ）は、本発明による光電変換装置
における光電変換素子１　ｂｉｔ分の模式的断面図であ
る。 第１０図は、本発明の光電変換装置における光電変換ア
レイの第１の構成を示す模式的平面図である。 第１１図は、本発明の光電変換装置における光電変換ア
レイの第２の構成を示す模式的平面図である。 第１２図（Ａ）〜（Ｅ）、及び第１３図（Ａ）〜（Ｅ）
は、本発明の光電変換装置における光電変換アレイの製
造方法のフローチャートである。 第１４図は、特願昭６３−４７６４４号に示される光電
変換素子アレイの等価回路図である。 第１５図は、最小値検出回路の一単位の構成を示す回路
図である。 第１６図は、最大値検出回路の一単位の構成を示す回路
図である。 第１７図は、第１４図に示した光電変換素子アレイの動
作を説明するタイミングチャートである。 第１８図及び第１９図は、従来の光電変換素子アレイを
用いた具体的な光電変換装置のブロック図である。

Claims (6)

【特許請求の範囲】
1. （１）光電変換された電荷を蓄積可能な受光素子と、 最も強い光の入射している光電変換要素の蓄積信号また
   は最も弱い光の入射している光電変換要素の蓄積信号の
   少なくともいずれか一方を検出するための検出回路と、
   光電変換された信号電荷に基づく信号を前記受光素子よ
   り読み出すための読み出し回路と、 前記読み出し回路より読み出された信号を処理するため
   の信号処理回路と、 が共通の基板上に配設されており、前記検出回路が前記
   受光素子と前記読み出し回路との間に配置されているこ
   とを特徴とする光電変換装置。
2. （２）前記検出回路と前記受光素子との間には更に前記
   受光素子に蓄積された電荷を消滅させるための消滅手段
   が配置されていることを特徴とする請求項１に記載の光
   電変換装置。
3. （３）前記読み出し回路は、光電変換された信号電荷に
   基づく信号を蓄積するための蓄積手段と該蓄積手段に蓄
   積された信号を共通の出力線に転送する為の転送手段と
   を含むことを特徴とする請求項１に記載の光電変換装置
   。
4. （４）前記受光素子の電荷蓄積領域には該領域の電位を
   所定の電位にする為のリセット手段が設けられているこ
   とを特徴とする請求項１に記載の光電変換装置。
5. （５）前記光電変換装置は前記光電変換素子アレイを駆
   動する為の基準となるクロック信号を発生するクロック
   信号発生回路を含むデジタル回路を更に有することを特
   徴とする請求項１に記載の光電変換装置。
6. （６）前記受光素子と前記検出回路と前記読み出し回路
   との複数がアレイ状に配列され、これらアレイの複数が
   前記基板上に２次元的に配置されていることを特徴とす
   る請求項１に記載の光電変換装置。