JPH044681A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH044681A JPH044681A JP2105188A JP10518890A JPH044681A JP H044681 A JPH044681 A JP H044681A JP 2105188 A JP2105188 A JP 2105188A JP 10518890 A JP10518890 A JP 10518890A JP H044681 A JPH044681 A JP H044681A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、センサーノイズの低減を目的とした光電変換
装置に関する。
装置に関する。
［従来の技術］
固体撮像装置等に用いられるセンサには、出力信号レベ
ルを上げる等のために、増幅型センサが好適に用いられ
る。
ルを上げる等のために、増幅型センサが好適に用いられ
る。
増幅型センサーは、ＭＯＳ型、 ＳＩＴ型、 ＦＥＴ型
。
。
バイポーラ型などのトランジスタから構成されるいて、
それらの制御電極に蓄積した電荷を電荷増幅あるいは電
流増幅して、主電極から出力するものである。例えば特
公昭５５−２８４５６号公報に増幅型センサーの一例が
開示されている。このような増幅型センサーの問題点の
１つにセンサーノイズが大きいことがあげられる。
それらの制御電極に蓄積した電荷を電荷増幅あるいは電
流増幅して、主電極から出力するものである。例えば特
公昭５５−２８４５６号公報に増幅型センサーの一例が
開示されている。このような増幅型センサーの問題点の
１つにセンサーノイズが大きいことがあげられる。
センサーノイズは、一般に固定的に現われる固定パター
ンノイズ（以後ＦＰＮと呼ぶ）と、制御電極をリセット
した時に制御電極にとりこまれるランダムノイズ（リセ
ット毎に振幅が変化するノイズ）がある。
ンノイズ（以後ＦＰＮと呼ぶ）と、制御電極をリセット
した時に制御電極にとりこまれるランダムノイズ（リセ
ット毎に振幅が変化するノイズ）がある。
センサーノイズのなかで、ＦＰＮは固定的に現われるの
でセンサーの光信号出力からセンサーの暗時出力を減算
すれば、完全に除去することができる。なお、暗時出力
は蓄積時間をほとんどゼロ、即ちセンサーをリセットし
た直後に読み出す事によって得ることができる。
でセンサーの光信号出力からセンサーの暗時出力を減算
すれば、完全に除去することができる。なお、暗時出力
は蓄積時間をほとんどゼロ、即ちセンサーをリセットし
た直後に読み出す事によって得ることができる。
これに対し制御電極にとりこまれたランダムノイズをも
除去するためには、蓄積開始直後のセンサー出力（セン
サーノイズ）から蓄積後のセンサー出力（光信号）を減
算すればよい。
除去するためには、蓄積開始直後のセンサー出力（セン
サーノイズ）から蓄積後のセンサー出力（光信号）を減
算すればよい。
このような減算処理が可能な光電変換装置として、本発
明者は、既に特願平１−３０１８１９号におし１て、以
下に示すような光電変換装置を提案した。
明者は、既に特願平１−３０１８１９号におし１て、以
下に示すような光電変換装置を提案した。
第５図は上記特願平１−３０１８１９号に開示されてい
る光電変換装置の回路構成図である。
る光電変換装置の回路構成図である。
第６図は上記光電変換装置の一画素の概略的平面図であ
る。
る。
なお、回路構成の説明において、後述する本発明の光電
変換装置の実施例と共通する部分については、説明に必
要な部分を除き、同一符号を付して説明を省略するもの
とする。
変換装置の実施例と共通する部分については、説明に必
要な部分を除き、同一符号を付して説明を省略するもの
とする。
第５図及び第６図に示すように、特願平１−３０１８１
９号の光電変換装置の画素は、光励起された電荷を蓄積
する蓄積手段であるフォトダイオードＤ、容量Ｃ６８、
増幅用トランジスタＴｒ、フォトダイオードＤの光電変
換部で発生した電荷を増幅用トランジスタＴｒの制御電
極であるベースへ転送制御するための転送素子Ｍｓから
構成される。
９号の光電変換装置の画素は、光励起された電荷を蓄積
する蓄積手段であるフォトダイオードＤ、容量Ｃ６８、
増幅用トランジスタＴｒ、フォトダイオードＤの光電変
換部で発生した電荷を増幅用トランジスタＴｒの制御電
極であるベースへ転送制御するための転送素子Ｍｓから
構成される。
かかる構成の光電変換装置は、フォトダイオードＤと増
幅用トランジスタＴｒとの間に転送素子Ｍｓを設けるこ
とで、フォトダイオードＤの動作に関係なく、センサノ
イズを独立して読み出すことを可能とするものであり、
ＦＰＮばかりでな（増幅用トランジスタＴｒの暗電流成
分や°ランダムノイズを除去することを可能とするもの
である。
幅用トランジスタＴｒとの間に転送素子Ｍｓを設けるこ
とで、フォトダイオードＤの動作に関係なく、センサノ
イズを独立して読み出すことを可能とするものであり、
ＦＰＮばかりでな（増幅用トランジスタＴｒの暗電流成
分や°ランダムノイズを除去することを可能とするもの
である。
また、フォトダイオードＤに蓄積された電荷を増幅用ト
ランジスタＴｒに転送する前に、この増幅用トランジス
タＴｒのベースをリセットするリセ・ント手段Ｍｃを設
け、リセット後に、増幅用トランジスタＴｒの出力を第
１の信号として読み出し、また転送素子Ｍｓを導通させ
、前記フォトダイオードＤの電荷を前記増幅用トランジ
スタＴｒのベースに転送した後に前記増幅用トランジス
タＴｒの出力を第２の信号として読み出すことにより、
増幅用トランジスタＴｒの暗電流成分を光電荷の転送前
に除去し、フォトダイオードＤの蓄積電位よりも増幅用
トランジスタＴｒのベースの電位を低く設定することで
、フォトダイオードＤから増幅用トランジスタＴｒへ光
電荷の転送を完全に行うことを可能とするものである。
ランジスタＴｒに転送する前に、この増幅用トランジス
タＴｒのベースをリセットするリセ・ント手段Ｍｃを設
け、リセット後に、増幅用トランジスタＴｒの出力を第
１の信号として読み出し、また転送素子Ｍｓを導通させ
、前記フォトダイオードＤの電荷を前記増幅用トランジ
スタＴｒのベースに転送した後に前記増幅用トランジス
タＴｒの出力を第２の信号として読み出すことにより、
増幅用トランジスタＴｒの暗電流成分を光電荷の転送前
に除去し、フォトダイオードＤの蓄積電位よりも増幅用
トランジスタＴｒのベースの電位を低く設定することで
、フォトダイオードＤから増幅用トランジスタＴｒへ光
電荷の転送を完全に行うことを可能とするものである。
さらに、副走査方向に隣接した各増幅用トランジスタＴ
ｒのベース間にリセット手段Ｍｅを設け、このリセット
手段Ｍｅにより増幅用トランジスタＴｒのベースをリセ
ットすることで、主走査方向と同時に副走査方向に配列
された画素をリセット可能とし、スミアを減少させる作
用を有する。
ｒのベース間にリセット手段Ｍｅを設け、このリセット
手段Ｍｅにより増幅用トランジスタＴｒのベースをリセ
ットすることで、主走査方向と同時に副走査方向に配列
された画素をリセット可能とし、スミアを減少させる作
用を有する。
なお、ここで、スミアとは強すぎる光照射等のため、蓄
積された電荷に対応する信号を読み出す時に、選択され
ていない増幅手段の制御電極の電位が上昇し、当該増幅
手段から出力が現われる現象をいうものとする。
積された電荷に対応する信号を読み出す時に、選択され
ていない増幅手段の制御電極の電位が上昇し、当該増幅
手段から出力が現われる現象をいうものとする。
上記スミアを減少させることができるのは、選択された
増幅手段から蓄積された電荷に対応する信号を読み出す
前に、選択された増幅用トランジスタＴｒの制御電極と
ともに選択されていない増幅用トランジスタＴｒの制御
電極をもリセットすることが可能となるため、選択され
ていない増幅用トランジスタＴｒから出力が現われな（
なるからである。
増幅手段から蓄積された電荷に対応する信号を読み出す
前に、選択された増幅用トランジスタＴｒの制御電極と
ともに選択されていない増幅用トランジスタＴｒの制御
電極をもリセットすることが可能となるため、選択され
ていない増幅用トランジスタＴｒから出力が現われな（
なるからである。
［発明が解決しようとする課題］
しかしながら、上記特願平１−３０１８１９の光電変換
装置は、素子分離領域を絶縁ゲート型トランジスタ構成
としたゲート分離型の光電変換装置に適用する場合、画
素数の増大に伴ってリセット時間が長くなるため、改善
が望まれていた。
装置は、素子分離領域を絶縁ゲート型トランジスタ構成
としたゲート分離型の光電変換装置に適用する場合、画
素数の増大に伴ってリセット時間が長くなるため、改善
が望まれていた。
リセット時間が長くなるのは、第５図及び第６図に示す
ように、リセット手段Ｍｅを直列に配置するために、直
列抵抗（リセット手段ＭｃのＯＮ抵抗成分、増幅用トラ
ンジスタＴｒのベース抵抗成分等によるもの）と容量（
増幅用トランジスタＴｒのベース容量やエミッタの寄生
容量等によるもの）が大きくなり、時定数が長（なるか
らである。
ように、リセット手段Ｍｅを直列に配置するために、直
列抵抗（リセット手段ＭｃのＯＮ抵抗成分、増幅用トラ
ンジスタＴｒのベース抵抗成分等によるもの）と容量（
増幅用トランジスタＴｒのベース容量やエミッタの寄生
容量等によるもの）が大きくなり、時定数が長（なるか
らである。
リセット時間の短縮が望まれる用途としては、例えば、
次に示すものがある。
次に示すものがある。
固体撮像装置等において用いられるエリアセンサ（複数
の光電変換要素が二次元状に配列されたもの）をテレビ
ジョン同期で動作させる場合、リセットは一水平プラン
キング内（ＩＨＢＬＫ）で行うか、あるいは−水平走査
期間を利用する場合が考えられる。この場合、上述のよ
うな素子分離領域を絶縁ゲート型トランジスタ構成とし
た光電変換装置の場合、ＩＨＢＬＫ期間内でリセットを
行う必要がある。
の光電変換要素が二次元状に配列されたもの）をテレビ
ジョン同期で動作させる場合、リセットは一水平プラン
キング内（ＩＨＢＬＫ）で行うか、あるいは−水平走査
期間を利用する場合が考えられる。この場合、上述のよ
うな素子分離領域を絶縁ゲート型トランジスタ構成とし
た光電変換装置の場合、ＩＨＢＬＫ期間内でリセットを
行う必要がある。
ところが、二水平画素列の画素信号を一水平走査期間内
に独立に読み出したい用途があった場合、特願平１−３
０１８１９の光電変換装置では、リセット期間が長くな
るため対応が困難である。
に独立に読み出したい用途があった場合、特願平１−３
０１８１９の光電変換装置では、リセット期間が長くな
るため対応が困難である。
カラーセンサで、垂直解像度の高い輝度信号と色信号を
得たい場合、二水平画素列の画素信号を独立に出す必要
があるため、かかる用途に用いることができる光電変換
装置が望まれていた。
得たい場合、二水平画素列の画素信号を独立に出す必要
があるため、かかる用途に用いることができる光電変換
装置が望まれていた。
［課題を解決するための手段］
本発明の光電変換装置は、光励起された電荷を蓄積する
蓄積手段と、この蓄積手段に蓄積された電荷の転送制御
を行う転送素子とを構成要素とする画素を複数備えた光
電変換装置であって、複数の蓄積手段がそれぞれの転送
素子を介して制御電極に共通接続され、この制御電極の
電荷を増幅して出力する増幅手段と、 前記制御電極に設けられたリセット手段と、このリセッ
ト手段により前記制御電極をリセットし、前記増幅手段
の出力を第１の信号として読み出す第１の読み出し手段
と、 前記転送素子を導通させ、前記蓄積手段の電荷を前記制
御電極に転送する転送手段と、電荷の転送後に前記増幅
手段の出力を第２の信号として読み出す第２の読み出し
手段と、前記第１の信号と前記第２の信号との減算処理
を行う減算処理手段と、 を備えたことを特徴とする。
蓄積手段と、この蓄積手段に蓄積された電荷の転送制御
を行う転送素子とを構成要素とする画素を複数備えた光
電変換装置であって、複数の蓄積手段がそれぞれの転送
素子を介して制御電極に共通接続され、この制御電極の
電荷を増幅して出力する増幅手段と、 前記制御電極に設けられたリセット手段と、このリセッ
ト手段により前記制御電極をリセットし、前記増幅手段
の出力を第１の信号として読み出す第１の読み出し手段
と、 前記転送素子を導通させ、前記蓄積手段の電荷を前記制
御電極に転送する転送手段と、電荷の転送後に前記増幅
手段の出力を第２の信号として読み出す第２の読み出し
手段と、前記第１の信号と前記第２の信号との減算処理
を行う減算処理手段と、 を備えたことを特徴とする。
［作 用］
本発明は、複数の蓄積手段をそれぞれの転送素子を介し
て増幅手段の一つの制御電極に共通接続することで、増
幅手段の数を減少させ、増幅手段による抵抗成分、容量
成分を小さくするものである。
て増幅手段の一つの制御電極に共通接続することで、増
幅手段の数を減少させ、増幅手段による抵抗成分、容量
成分を小さくするものである。
また、本発明は、リセット手段のリセット端子を複数の
増幅手段毎に設けることで、リセット手段の直列接続に
よって生ずる抵抗及び容量の加算的増加を軽減するもの
である。
増幅手段毎に設けることで、リセット手段の直列接続に
よって生ずる抵抗及び容量の加算的増加を軽減するもの
である。
［実施例］
以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
第１図は、本発明の光電変換装置の一実施例の等価回路
図である。
図である。
なお、本実施例の光電変換装置の画素はｍ行×ｎ列のマ
トリクス状に配列されているが、第１図においては、簡
易化のために第１列目の大画素Ｓ、〜Ｓ６のみ示すもの
とする。
トリクス状に配列されているが、第１図においては、簡
易化のために第１列目の大画素Ｓ、〜Ｓ６のみ示すもの
とする。
第１図に示すように、それぞれの画素Ｓ、〜Ｓ６は光励
起された電荷を蓄積する蓄積手段であるフォトダイオー
ドＤ、容量Ｃ８Ｘ、フォトダイオードＤの光電変換部で
発生した電荷を転送制御するための転送素子Ｍｓから構
成される。
起された電荷を蓄積する蓄積手段であるフォトダイオー
ドＤ、容量Ｃ８Ｘ、フォトダイオードＤの光電変換部で
発生した電荷を転送制御するための転送素子Ｍｓから構
成される。
垂直方向にある二つの画素、画素Ｓ１と画素Ｓ２．画素
Ｓ３と画素Ｓ４．画素Ｓ、と画素ｓ６は、それぞれバイ
ポーラトランジスタＴ ｒ ＋ 、 Ｔ ｒ ２ＨＴｒ
ｉに接続される。
Ｓ３と画素Ｓ４．画素Ｓ、と画素ｓ６は、それぞれバイ
ポーラトランジスタＴ ｒ ＋ 、 Ｔ ｒ ２ＨＴｒ
ｉに接続される。
垂直方向にあるバイポーラトランジスタＴｒ、。
Ｔｒｉ間は二つのｐＭＯｓ）ランジスタＭＣ２、ＭＣ８
で分離され、バイポーラトランジスタ７１７２． Ｔｒ
ｉ間は二つのｐＭＯｓ）ランジスタＭＣ４、Ｍｃｓで分
離される。またバイポーラトランジスタＴｒ＋の一方に
はｐＭＯＳトランジスタＭｃ＋が設けられる。
で分離され、バイポーラトランジスタ７１７２． Ｔｒ
ｉ間は二つのｐＭＯｓ）ランジスタＭＣ４、Ｍｃｓで分
離される。またバイポーラトランジスタＴｒ＋の一方に
はｐＭＯＳトランジスタＭｃ＋が設けられる。
バイポーラトランジスタＴ ｒ＋＋ Ｔ ｒ２． Ｔ
ｒｓのエミッタ端子は、垂直出力線ＶＬに共通に接続さ
れる。二つのｐＭＯｓ）ランジスタＭＣｚ ９ＭＣｓ
、及びＭｅ、 、 Ｍｃｓのドレイン間はそれぞれ共通
接続され、ｐＭＯＳトランジスタＭＣ４、Ｍｃｓのドレ
インは、垂直出力線ＶＬに接続される。なお、ｐ ＭＯ
Ｓトランジスタのドレインは必要に応じて、垂直出力線
ＶＬに接続されるものである。
ｒｓのエミッタ端子は、垂直出力線ＶＬに共通に接続さ
れる。二つのｐＭＯｓ）ランジスタＭＣｚ ９ＭＣｓ
、及びＭｅ、 、 Ｍｃｓのドレイン間はそれぞれ共通
接続され、ｐＭＯＳトランジスタＭＣ４、Ｍｃｓのドレ
インは、垂直出力線ＶＬに接続される。なお、ｐ ＭＯ
Ｓトランジスタのドレインは必要に応じて、垂直出力線
ＶＬに接続されるものである。
ｐＭＯＳトランジスタＭｃ＋ ＋ １ｌｌＧＫ ＋ Ｍ
ｃｓ ｌ ＭＣ４＋Ｍｃｓのゲートは共通にリセット用
のゲート線ＧＬに接続されている。このゲート線にはパ
ルスφｅＬが印加される。
ｃｓ ｌ ＭＣ４＋Ｍｃｓのゲートは共通にリセット用
のゲート線ＧＬに接続されている。このゲート線にはパ
ルスφｅＬが印加される。
垂直出力線■Ｌは、パルスφア、、φＴ２によって制御
されるｎＭＯＳ トランジスタ間工Ｉ ＋ ＭＴ２を介
して蓄積容量ＣＴ、、Ｃア２に接続される。蓄積容量Ｃ
ア１、Ｃ７０には、それぞれセンサノイズ、信号が蓄積
され、パルスφＨ１の制御によってＭＯＳ トランジス
タＬ＋＋ｌｌｂ＋ｚを通して、センサノイズ出力（５ｏ
ｕｔ）、信号出力（Ｎｏｕｔ）として水平出力線に出力
され、不図示の減算処理回路により減算処理されて水平
共通出力線ＳＬに出力される。水平共通出力線ＳＬはパ
ルスφＨｅによって制御されるＭＯＳトランジスタによ
ってリセットされる。
されるｎＭＯＳ トランジスタ間工Ｉ ＋ ＭＴ２を介
して蓄積容量ＣＴ、、Ｃア２に接続される。蓄積容量Ｃ
ア１、Ｃ７０には、それぞれセンサノイズ、信号が蓄積
され、パルスφＨ１の制御によってＭＯＳ トランジス
タＬ＋＋ｌｌｂ＋ｚを通して、センサノイズ出力（５ｏ
ｕｔ）、信号出力（Ｎｏｕｔ）として水平出力線に出力
され、不図示の減算処理回路により減算処理されて水平
共通出力線ＳＬに出力される。水平共通出力線ＳＬはパ
ルスφＨｅによって制御されるＭＯＳトランジスタによ
ってリセットされる。
垂直出力線ＶＬは、パルスφｖｅによって制御されるＭ
ＯＳトランジスタＭｖによってリセットされ、蓄積容量
ＣＴＩ、ＣＴ□の残留電荷の除去及び後述するバイポー
ラトランジスタＴｒ＋〜Ｔｒ３の過渡リフレッシュが可
能となっている。
ＯＳトランジスタＭｖによってリセットされ、蓄積容量
ＣＴＩ、ＣＴ□の残留電荷の除去及び後述するバイポー
ラトランジスタＴｒ＋〜Ｔｒ３の過渡リフレッシュが可
能となっている。
第２図は、本発明の光電変換装置の概略的平面図である
。
。
第１図と同様にして、簡易化のために第１列目の六画素
８１〜Ｓ６のみ示されている。
８１〜Ｓ６のみ示されている。
図中、Ｄ１〜Ｄ６は光励起された電荷を蓄積する蓄積手
段である、それぞれの画素のフォトダイオードＤであり
、フォトダイオードＤ、及びＤ２で光電変換された信号
は、転送素子Ｍ、 （図中、破線領域Ｍ、）をへて、バ
イポーラトランジスタＴｒ＋のベースに転送される。容
量Ｃ３Ｘ（図中破線図示）は転送素子Ｍ、の制御電極（
ゲート電極）の−部を用いて形成される。なお、同様に
フォトダイオードＤ、及びＤ４で光電変換された信号は
バイポーラトランジスタＴｒ２のベースに転送され、ま
たフォトダイオードＤａ及びＤ８で光電変換された信号
はバイポーラトランジスタＴｒａのベースに転送される
。
段である、それぞれの画素のフォトダイオードＤであり
、フォトダイオードＤ、及びＤ２で光電変換された信号
は、転送素子Ｍ、 （図中、破線領域Ｍ、）をへて、バ
イポーラトランジスタＴｒ＋のベースに転送される。容
量Ｃ３Ｘ（図中破線図示）は転送素子Ｍ、の制御電極（
ゲート電極）の−部を用いて形成される。なお、同様に
フォトダイオードＤ、及びＤ４で光電変換された信号は
バイポーラトランジスタＴｒ２のベースに転送され、ま
たフォトダイオードＤａ及びＤ８で光電変換された信号
はバイポーラトランジスタＴｒａのベースに転送される
。
なお、このバイポーラトランジスタＴｒ＋Ｉ Ｔｒ２、
Ｔｒｉのベース領域は、画素信号を転送する前に、垂直
方向のｐＭＯＳトランジスタＭｃ＋〜１ＩｌＣ６をすべ
て導通させてリセットされる。図中、Ｂ、 Ｅはそれぞ
れバイポーラトランジスタＴｒ、（他の画素も同様であ
る）のベース、エミッタを示し、ＲＣはリセット電位設
定を行うリセット端子のコンタクト部分を示している。
Ｔｒｉのベース領域は、画素信号を転送する前に、垂直
方向のｐＭＯＳトランジスタＭｃ＋〜１ＩｌＣ６をすべ
て導通させてリセットされる。図中、Ｂ、 Ｅはそれぞ
れバイポーラトランジスタＴｒ、（他の画素も同様であ
る）のベース、エミッタを示し、ＲＣはリセット電位設
定を行うリセット端子のコンタクト部分を示している。
リセット端子はリセット時定数を小さ（するためのもの
であり、ｐＭＯＳトランジスタ間に設けられている。通
常、このリセット端子は一本の垂直出力綿ｖＬ当たり１
０個程度設ければよい。この１０個のリセット端子によ
りリセット電圧（ここではＧＮＤ）が供給されるので、
垂直方向の直列抵抗と奇生容量はそれぞれ約１ ／ １
’０倍になり、従来ＩＨ期間を要していたリセット時間
は、約１／１００倍と高速にリセットすることが可能と
なる。
であり、ｐＭＯＳトランジスタ間に設けられている。通
常、このリセット端子は一本の垂直出力綿ｖＬ当たり１
０個程度設ければよい。この１０個のリセット端子によ
りリセット電圧（ここではＧＮＤ）が供給されるので、
垂直方向の直列抵抗と奇生容量はそれぞれ約１ ／ １
’０倍になり、従来ＩＨ期間を要していたリセット時間
は、約１／１００倍と高速にリセットすることが可能と
なる。
また、バイポーラトランジスタを二つの画素に対して一
つ設けることとしたため、垂直出力線に接続されるバイ
ポーラトランジスタの数が約半分に減るので、抵抗成分
、容量成分が小さくなり（主にエミッタの寄生容量によ
る負荷容量が小さくなる）、バイポーラトランジスタの
駆動能力に余裕が生じる。
つ設けることとしたため、垂直出力線に接続されるバイ
ポーラトランジスタの数が約半分に減るので、抵抗成分
、容量成分が小さくなり（主にエミッタの寄生容量によ
る負荷容量が小さくなる）、バイポーラトランジスタの
駆動能力に余裕が生じる。
第３図は上記光電変換装置の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
なお、二水平画素列の画素信号を読み出す時は、以下に
説明する動作を二つの画素列に対して行えば良い。なお
以下の説明では画素Ｓ、のみの動作について説明するが
、他の画素の動作も同様である。
説明する動作を二つの画素列に対して行えば良い。なお
以下の説明では画素Ｓ、のみの動作について説明するが
、他の画素の動作も同様である。
まず、期間Ｔ、において、パルスφＶＣをハイレベル、
パルスφｅＬをロウレベルとすると、ＭＯＳトランジス
タＭｖ、 ｐＭＯｓ トランジスタＭｃ’＋ 〜Ｍｃｓ
がＯＮ状態となり、垂直出力線ＶＬ及びバイポーラトラ
ンジスタＴ ｒｌ＋ Ｔ ｒ２． Ｔ ｒｓのベースが
リセットされる。
パルスφｅＬをロウレベルとすると、ＭＯＳトランジス
タＭｖ、 ｐＭＯｓ トランジスタＭｃ’＋ 〜Ｍｃｓ
がＯＮ状態となり、垂直出力線ＶＬ及びバイポーラトラ
ンジスタＴ ｒｌ＋ Ｔ ｒ２． Ｔ ｒｓのベースが
リセットされる。
次に、期間Ｔ２において、ＭＯＳ トランジスタＭｖを
ＯＮ状態に保持したまま、パルスφ８をミドルレベルか
らハイレベル、パルスφ１１をハイレベルとすると、ｎ
ＭＯＳ トランジスタＭＴＩがＯＮ状態となって蓄積容
量ＣＴｌがリセットされるとともに、バイポーラトラン
ジスタＴｒ＋のベース電位が上昇し、ベースに残留する
電荷が放電される（これを過渡リフレッシュという）。
ＯＮ状態に保持したまま、パルスφ８をミドルレベルか
らハイレベル、パルスφ１１をハイレベルとすると、ｎ
ＭＯＳ トランジスタＭＴＩがＯＮ状態となって蓄積容
量ＣＴｌがリセットされるとともに、バイポーラトラン
ジスタＴｒ＋のベース電位が上昇し、ベースに残留する
電荷が放電される（これを過渡リフレッシュという）。
次に、期間Ｔ３において、パルスφ８をハイレベル、パ
ルスφＴｌをハイレベルにしたまま、パルスφｖｃをロ
ウレベルとすると、バイポーラトランジスタＴ ｒ ＋
のオフセット電圧が読み出され、センサノイズとして蓄
積容量Ｃｔ＋に転送される。
ルスφＴｌをハイレベルにしたまま、パルスφｖｃをロ
ウレベルとすると、バイポーラトランジスタＴ ｒ ＋
のオフセット電圧が読み出され、センサノイズとして蓄
積容量Ｃｔ＋に転送される。
その後、パルスφｖｃをハイレベル、パルスφＴ２をハ
イレベルとしてＭＯＳトランジスタＭｖ、 ｎＭＯＳ
トランジスタＭＴ２をＯＮ状態として蓄積容量Ｃ１゜を
リセットする 次に、期間Ｔ４において、パルスφ３をミドルレベルか
らロウレベルとすると、転送素子ＭＳがＯＮ状態となっ
て、フォト・ダイオードＤから光電変換された信号がバ
イポーラトランジスタＴ ｒ ＋のベースに転送される
。
イレベルとしてＭＯＳトランジスタＭｖ、 ｎＭＯＳ
トランジスタＭＴ２をＯＮ状態として蓄積容量Ｃ１゜を
リセットする 次に、期間Ｔ４において、パルスφ３をミドルレベルか
らロウレベルとすると、転送素子ＭＳがＯＮ状態となっ
て、フォト・ダイオードＤから光電変換された信号がバ
イポーラトランジスタＴ ｒ ＋のベースに転送される
。
次に、期間Ｔ５において、パルスφ６をロウレベルから
ハイレベル、パルス中工。をハイレベルとすると、バイ
ポーラトランジスタＴｒ＋のベースに転送された電荷に
対応する信号が垂直出力線ＶＬに読み出され、蓄積容量
ＣＴ□へ信号が転送される。
ハイレベル、パルス中工。をハイレベルとすると、バイ
ポーラトランジスタＴｒ＋のベースに転送された電荷に
対応する信号が垂直出力線ＶＬに読み出され、蓄積容量
ＣＴ□へ信号が転送される。
その後、期間Ｔ６において、パルスφＨ１をハイレベル
とすると、蓄積容量ＣＴ１．Ｃ工２に蓄積されたセンサ
ノイズ、信号が出力され、不図示の減算処理回路により
減算処理されてノイズ補正信号として出力される。
とすると、蓄積容量ＣＴ１．Ｃ工２に蓄積されたセンサ
ノイズ、信号が出力され、不図示の減算処理回路により
減算処理されてノイズ補正信号として出力される。
なお、以上説明した光電変換装置では、垂直二画素につ
いて、一つの増幅手段（バイポーラトランジスタ）を設
けて構成したが、三辺上の画素について一つの増幅手段
を設けて構成してもよい。
いて、一つの増幅手段（バイポーラトランジスタ）を設
けて構成したが、三辺上の画素について一つの増幅手段
を設けて構成してもよい。
また、以上説明した光電変換装置では、エリアセンサに
ついて述べたが、ラインセンサにおいても、複数画素毎
に一つの増幅手段を設ければ、増幅手段のパターン設計
に設計余裕が生じ、微細化に適したラインセンサを提供
することができる。
ついて述べたが、ラインセンサにおいても、複数画素毎
に一つの増幅手段を設ければ、増幅手段のパターン設計
に設計余裕が生じ、微細化に適したラインセンサを提供
することができる。
第４図は、本発明を適用した固体撮像装置の概略的構成
図である。
図である。
同図において、光センサがエリア状に配列された撮像素
子２０１は、垂直走査部２０２及び水平走査部２０３に
よってテレビジョン走査が行なわれる。
子２０１は、垂直走査部２０２及び水平走査部２０３に
よってテレビジョン走査が行なわれる。
水平走査部２０３から出力された信号は、処理回路２０
４を通して標準テレビジョン信号として出力される。
４を通して標準テレビジョン信号として出力される。
垂直および水平走査部２０２及び２０３の駆動パルスφ
ＭＢ＋ φＨＩ＋ φＨ２，φＶ８＋ φＶｌ＋
φ９□等はドライバ２０５によって供給される。また
ドライバ２０５はコントローラ２０６によって制限され
る。
ＭＢ＋ φＨＩ＋ φＨ２，φＶ８＋ φＶｌ＋
φ９□等はドライバ２０５によって供給される。また
ドライバ２０５はコントローラ２０６によって制限され
る。
［発明の効果］
以上詳細に説明したように、本発明の光電変換装置によ
れば、複数の蓄積手段をそれぞれの転送素子を介して増
幅手段の一つの制御電極に共通接続することで、増幅手
段の数を減少させ、増幅手段による抵抗成分、容量成分
を小さ（することが可能となり（増幅手段がバイポーラ
トランジスタの場合、特にエミッタの寄生容量を小さ（
することが可能となる）、信号の破壊度を小さ（するこ
とができ、高速でリセットをおこなうことが可能となり
、複数水平画素列の画素信号を独立して読み出すことが
可能となる。またかかる効果に加えて、リセット手段の
リセット端子を複数の増幅手段毎に設けることで、リセ
ット手段の直列接続によって生ずる抵抗及び容量の加算
的増加を軽減し、さらに高速でリセットをおこなうこと
が可能となる。
れば、複数の蓄積手段をそれぞれの転送素子を介して増
幅手段の一つの制御電極に共通接続することで、増幅手
段の数を減少させ、増幅手段による抵抗成分、容量成分
を小さ（することが可能となり（増幅手段がバイポーラ
トランジスタの場合、特にエミッタの寄生容量を小さ（
することが可能となる）、信号の破壊度を小さ（するこ
とができ、高速でリセットをおこなうことが可能となり
、複数水平画素列の画素信号を独立して読み出すことが
可能となる。またかかる効果に加えて、リセット手段の
リセット端子を複数の増幅手段毎に設けることで、リセ
ット手段の直列接続によって生ずる抵抗及び容量の加算
的増加を軽減し、さらに高速でリセットをおこなうこと
が可能となる。
なお、リセット電位用のコンタクト数は、非常に少な（
てすむので、そのタナ留まりが向上する。
てすむので、そのタナ留まりが向上する。
第１図は、本発明の光電変換装置の一実施例の等価回路
図である。 第２図は、本発明の光電変換装置の一実施例の概略的平
面図である。 第３図は、上記光電変換装置の動作を説明するためのタ
イミングチャートである。 第４図は、本発明を適用した固体撮像装置の概略的構成
図である。 第５図は、特願平１−３０１８１９号に開示されている
光電変換装置の回路構成図である。 第６図は、上記特願平１−３０１８１９号の光電変換装
置の一画素の概略的平面図である。 Ｓ、−Ｓ、：画素、Ｄ＝フォト・ダイオード、Ｃｏｘ：
容量、Ｍｓ：転送素子、Ｔｒ＋＋ Ｔｒ２． Ｔｒａ：
バイポーラトランジスタ、Ｍｃ＋、Ｍｃｉ、Ｍｃｓ、Ｍ
ｃ４゜ＭＣｓ ： ｐＭＯ３）ランジスタ、ＳＬ：水平
共通出力線、■Ｌ：垂直出力線、ＧＬ二ゲート線、ＭＴ
ｌ ＋ＭＴ、 ： ＭＯＳトランジスタ、ＣＴＩ
、 Ｃ７０：蓄積容量、Ｍ、、、Ｍ、、、Ｍｖ： ＭＯ
Ｓ トランジスタ。 代理人 弁理士 山 下 積 平 第２図 第３図 一→→ ←−−− Ｔｔ乃乃 Ｔ４ Ｔ５ γ６第４図 第５図 第６図
図である。 第２図は、本発明の光電変換装置の一実施例の概略的平
面図である。 第３図は、上記光電変換装置の動作を説明するためのタ
イミングチャートである。 第４図は、本発明を適用した固体撮像装置の概略的構成
図である。 第５図は、特願平１−３０１８１９号に開示されている
光電変換装置の回路構成図である。 第６図は、上記特願平１−３０１８１９号の光電変換装
置の一画素の概略的平面図である。 Ｓ、−Ｓ、：画素、Ｄ＝フォト・ダイオード、Ｃｏｘ：
容量、Ｍｓ：転送素子、Ｔｒ＋＋ Ｔｒ２． Ｔｒａ：
バイポーラトランジスタ、Ｍｃ＋、Ｍｃｉ、Ｍｃｓ、Ｍ
ｃ４゜ＭＣｓ ： ｐＭＯ３）ランジスタ、ＳＬ：水平
共通出力線、■Ｌ：垂直出力線、ＧＬ二ゲート線、ＭＴ
ｌ ＋ＭＴ、 ： ＭＯＳトランジスタ、ＣＴＩ
、 Ｃ７０：蓄積容量、Ｍ、、、Ｍ、、、Ｍｖ： ＭＯ
Ｓ トランジスタ。 代理人 弁理士 山 下 積 平 第２図 第３図 一→→ ←−−− Ｔｔ乃乃 Ｔ４ Ｔ５ γ６第４図 第５図 第６図
Claims (3)
- （１）光励起された電荷を蓄積する蓄積手段と、この蓄
積手段に蓄積された電荷の転送制御を行う転送素子とを
構成要素とする画素を複数備えた光電変換装置であって
、 複数の蓄積手段がそれぞれの転送素子を介して制御電極
に共通接続され、この制御電極の電荷を増幅して出力す
る増幅手段と、 前記制御電極に設けられたリセット手段と、このリセッ
ト手段により前記制御電極をリセットし、前記増幅手段
の出力を第１の信号として読み出す第１の読み出し手段
と、 前記転送素子を導通させ、前記蓄積手段の電荷を前記制
御電極に転送する転送手段と、 電荷の転送後に前記増幅手段の出力を第２の信号として
読み出す第２の読み出し手段と、 前記第１の信号と前記第２の信号との減算処理を行う減
算処理手段と、 を備えた光電変換装置。 - （２）請求項１記載の光電変換装置において、前記リセ
ット手段は、副走査方向に隣接した増幅手段の制御電極
間に設けられたことを特徴とする光電変換装置。 - （３）請求項２記載の光電変換装置において、前記リセ
ット手段のリセット端子を、複数の増幅手段毎に設けた
ことを特徴とする光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105188A JP2915482B2 (ja) | 1990-04-23 | 1990-04-23 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105188A JP2915482B2 (ja) | 1990-04-23 | 1990-04-23 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH044681A true JPH044681A (ja) | 1992-01-09 |
| JP2915482B2 JP2915482B2 (ja) | 1999-07-05 |
Family
ID=14400702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105188A Expired - Fee Related JP2915482B2 (ja) | 1990-04-23 | 1990-04-23 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915482B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7113213B2 (en) | 1995-08-11 | 2006-09-26 | Tokyo Shibaura Electric Co | Image system, solid-state imaging semiconductor integrated circuit device used in the image system, and difference output method used for the image system |
| JP3838665B2 (ja) * | 1995-08-11 | 2006-10-25 | 株式会社 東芝 | Ｍｏｓ型固体撮像装置 |
| US7369169B2 (en) | 1995-08-11 | 2008-05-06 | Kabushiki Kaisha Toshiba | MOS-type solid-state imaging apparatus |
| USRE42292E1 (en) | 1998-08-19 | 2011-04-12 | Round Rock Research, Llc | Pinned photodiode photodetector with common pixel transistors and binning capability |
-
1990
- 1990-04-23 JP JP2105188A patent/JP2915482B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7113213B2 (en) | 1995-08-11 | 2006-09-26 | Tokyo Shibaura Electric Co | Image system, solid-state imaging semiconductor integrated circuit device used in the image system, and difference output method used for the image system |
| JP3838665B2 (ja) * | 1995-08-11 | 2006-10-25 | 株式会社 東芝 | Ｍｏｓ型固体撮像装置 |
| US7369169B2 (en) | 1995-08-11 | 2008-05-06 | Kabushiki Kaisha Toshiba | MOS-type solid-state imaging apparatus |
| USRE42292E1 (en) | 1998-08-19 | 2011-04-12 | Round Rock Research, Llc | Pinned photodiode photodetector with common pixel transistors and binning capability |
| USRE44482E1 (en) | 1998-08-19 | 2013-09-10 | Round Rock Research, Llc | CMOS active image sensor with common pixel transistors and binning capability |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2915482B2 (ja) | 1999-07-05 |
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