JPH03252131A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03252131A JPH03252131A JP4731590A JP4731590A JPH03252131A JP H03252131 A JPH03252131 A JP H03252131A JP 4731590 A JP4731590 A JP 4731590A JP 4731590 A JP4731590 A JP 4731590A JP H03252131 A JPH03252131 A JP H03252131A
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- Japan
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- trench
- film
- reflow
- composite film
- mask
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の構成］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特にトレンチ
形成方法に関する。
形成方法に関する。
（従来の技術）
半導体装置に用いられるトレンチは、ＤＲＡＭ （Ｄｙ
ｎａｓｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅａ＋
ｏｒｙ）の容量電極面の増大や、各種デバイスの素子分
離等に使用される。
ｎａｓｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅａ＋
ｏｒｙ）の容量電極面の増大や、各種デバイスの素子分
離等に使用される。
以下図面を参照して従来の半導体装置の製造方法におけ
るトレンチ形成方法について説明する。
るトレンチ形成方法について説明する。
第２図の（ａ）〜（ｃ）は、従来のトレンチ形成方法を
説明する断面図である。
説明する断面図である。
まず、第２図（ａ）に示すように、シリコン基板２１の
上に熱酸化法で約１０００人の酸化膜２２を成長させ、
前記酸化膜２２の上に減圧ＣＶＤ法で約１５００人の窒
化珪素膜２３を堆積させ、前記窒化珪素膜２３上に常圧
ＣＶＤ法で、約６０００人のアンドープ酸化膜２４を堆
積させて、複合膜２５を形成させる。
上に熱酸化法で約１０００人の酸化膜２２を成長させ、
前記酸化膜２２の上に減圧ＣＶＤ法で約１５００人の窒
化珪素膜２３を堆積させ、前記窒化珪素膜２３上に常圧
ＣＶＤ法で、約６０００人のアンドープ酸化膜２４を堆
積させて、複合膜２５を形成させる。
次に、第２図（ｂ）に示すように、所望のトレンチを形
成するために、フォトリソグラフィ技術を用いて被エツ
チング領域のフォトレジスト２６を除去上、反応性イオ
ンエツチング技術を用いて、複合膜２５を異方的にエツ
チングし、シリコン基板２１にトレンチを形成するため
に溝２７を形成する。
成するために、フォトリソグラフィ技術を用いて被エツ
チング領域のフォトレジスト２６を除去上、反応性イオ
ンエツチング技術を用いて、複合膜２５を異方的にエツ
チングし、シリコン基板２１にトレンチを形成するため
に溝２７を形成する。
次に、第２図（Ｃ）に示すように、フォトレジスト２６
を酸素プラズマアッシング法と硫酸−過酸化水素混合液
で除去した後、反応性イオンエツチング技術を用いて前
記複合膜２５をマスクとしシリコン基板２１にトレンチ
２８を形成する。
を酸素プラズマアッシング法と硫酸−過酸化水素混合液
で除去した後、反応性イオンエツチング技術を用いて前
記複合膜２５をマスクとしシリコン基板２１にトレンチ
２８を形成する。
このように、従来のトレンチ形成方法でトレンチを形成
すると、第２図の（ｅ）及び、第３図の拡大図に示すよ
うにトレンチの形状が垂直であるので、トレンチの上部
コーナー３５が鋭角の形状となる。このため、鋭角の上
部コーナー３５において電界が集中し、リーク電流の増
大が起こり、キャパシタとしての電気的特性を著しく劣
化させる。
すると、第２図の（ｅ）及び、第３図の拡大図に示すよ
うにトレンチの形状が垂直であるので、トレンチの上部
コーナー３５が鋭角の形状となる。このため、鋭角の上
部コーナー３５において電界が集中し、リーク電流の増
大が起こり、キャパシタとしての電気的特性を著しく劣
化させる。
また、現在、ＩＣチップの高集積化が進む中、トレンチ
径が０．８μｍ以下のトレンチが必要となってきている
。しかし、従来のトレンチ形成方法では、トレンチ径を
決定するのは、現状のフォトリソグラフィ技術で、０，
８μｍ以下のトレンチ径を形成するのが困難である。
径が０．８μｍ以下のトレンチが必要となってきている
。しかし、従来のトレンチ形成方法では、トレンチ径を
決定するのは、現状のフォトリソグラフィ技術で、０，
８μｍ以下のトレンチ径を形成するのが困難である。
（発明が解決しようとする課題）
このように、従来の半導体装置の製造方法におけるトレ
ンチ形成方法では、トレンチの上部コーナーが鋭角の形
状となり、上部コーナーに、電界が集中してしまい、リ
ーク電流の増大をきたし、キャパシタとしての電気的特
性を著しく劣化させていた。
ンチ形成方法では、トレンチの上部コーナーが鋭角の形
状となり、上部コーナーに、電界が集中してしまい、リ
ーク電流の増大をきたし、キャパシタとしての電気的特
性を著しく劣化させていた。
また、現在、トレンチ径を決定するフォトリソグラフィ
技術では、０．８μｍ以下のトレンチ径を形成すること
ができなかった。
技術では、０．８μｍ以下のトレンチ径を形成すること
ができなかった。
本発明では、トレンチの上部コーナーに曲率を持たせて
トレンチを形成することを目的とし、さらに、トレンチ
径を０．８μｍ以下に形成することを目的とする半導体
装置の製造方法を提供するものである。
トレンチを形成することを目的とし、さらに、トレンチ
径を０．８μｍ以下に形成することを目的とする半導体
装置の製造方法を提供するものである。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために本発明においては、半導体基
板上にリフロー膜を上層とする２層以上の複合膜を形成
する工程と、前記複合膜に溝を形成する工程と、熱処理
により前記リフロー膜をリフローさせて、下層膜の側面
を覆う工程と、前記複合膜をマスクとし、半導体基板に
溝を形成する工程とを具備した半導体基板の製造方法で
ある。
板上にリフロー膜を上層とする２層以上の複合膜を形成
する工程と、前記複合膜に溝を形成する工程と、熱処理
により前記リフロー膜をリフローさせて、下層膜の側面
を覆う工程と、前記複合膜をマスクとし、半導体基板に
溝を形成する工程とを具備した半導体基板の製造方法で
ある。
（作 用）
本発明のトレンチ形成方法においては、半導体基板上に
リフロー膜を上層とする２層以上の複合膜を形成し、そ
の複合膜に溝を形成し、熱処理によりリフロー膜をリフ
ローさせ、下層膜の側面を覆い、その結果できた複合膜
をマスクとして、半導体基板にトレンチを形成する。
リフロー膜を上層とする２層以上の複合膜を形成し、そ
の複合膜に溝を形成し、熱処理によりリフロー膜をリフ
ローさせ、下層膜の側面を覆い、その結果できた複合膜
をマスクとして、半導体基板にトレンチを形成する。
反応性イオンエツチング技術を用いたトレンチ形成方法
では、マスクとなる複合膜の形状が、トレンチの形状に
反映する。本発明では、マスクとなる複合膜の上層膜に
リフロー膜を使用しており、そのリフロー膜をリフロー
させてから、トレンチのマスクとなる複合膜は、曲率を
持っているので、トレンチの上部コーナーに曲率を持た
せることができる。トレンチの上部コーナーに曲率を持
たせることができることによって、電界集中が緩和する
ことができ、第４図の従来技術と本発明の実施例に電気
的特性の比較図の従来技術の曲線４２と本発明の曲線４
１を比較してわかるように、従来技術より、リーク電流
を減少することができ、キャパシタとしての電気的特性
を著しく向上させることができる。
では、マスクとなる複合膜の形状が、トレンチの形状に
反映する。本発明では、マスクとなる複合膜の上層膜に
リフロー膜を使用しており、そのリフロー膜をリフロー
させてから、トレンチのマスクとなる複合膜は、曲率を
持っているので、トレンチの上部コーナーに曲率を持た
せることができる。トレンチの上部コーナーに曲率を持
たせることができることによって、電界集中が緩和する
ことができ、第４図の従来技術と本発明の実施例に電気
的特性の比較図の従来技術の曲線４２と本発明の曲線４
１を比較してわかるように、従来技術より、リーク電流
を減少することができ、キャパシタとしての電気的特性
を著しく向上させることができる。
また、マスクとなる複合膜の溝の側面をリフロー膜で覆
い、その分だけ溝が狭くなるので、トレンチ径が０．８
μｍ以下のトレンチを形成することができる。
い、その分だけ溝が狭くなるので、トレンチ径が０．８
μｍ以下のトレンチを形成することができる。
（実施例）
実施例について、図面を参照して説明する。
まず、第１図（ａ）に示すように、シリコン基板１１上
に熱酸化法で約１０００人の酸化膜１２を成長させ、前
記酸化膜１２上に、減圧ＣＶＤ法で約１５００人の窒化
珪素膜１３を堆積し、前記窒化珪素膜１３上に常圧ＣＶ
Ｄ法で、約６０００人の燐硼素含有膜（リフロー膜）１
４を堆積させ、前記酸化膜１２と窒化珪素膜１３と燐硼
素含有膜１４とを複合膜１５とする。
に熱酸化法で約１０００人の酸化膜１２を成長させ、前
記酸化膜１２上に、減圧ＣＶＤ法で約１５００人の窒化
珪素膜１３を堆積し、前記窒化珪素膜１３上に常圧ＣＶ
Ｄ法で、約６０００人の燐硼素含有膜（リフロー膜）１
４を堆積させ、前記酸化膜１２と窒化珪素膜１３と燐硼
素含有膜１４とを複合膜１５とする。
次に、第１図（ｂ）に示すように、前記燐硼素含有膜１
４の上にフォトレジスト１６を塗布し、所望のトレンチ
を形成するため、被エツチング領域のフォトレジスト１
６をフォトリソグラフィ技術を用いて除去する。除去後
、反応性イオンエツチング技術で、複合膜１５を異方エ
ツチングをし、溝１７を形成する。
４の上にフォトレジスト１６を塗布し、所望のトレンチ
を形成するため、被エツチング領域のフォトレジスト１
６をフォトリソグラフィ技術を用いて除去する。除去後
、反応性イオンエツチング技術で、複合膜１５を異方エ
ツチングをし、溝１７を形成する。
次に、第１図（Ｃ）に示すように、前記フォトレジスト
１６を酸素プラズマアッシング法と、硫酸−過水素混合
液で除去した後、熱処理を行ない前記燐硼素含有酸化膜
１４をリフローさせて、下層膜（酸化膜１２と窒化珪素
膜１３）を覆い、曲率のある溝１８を形成する。
１６を酸素プラズマアッシング法と、硫酸−過水素混合
液で除去した後、熱処理を行ない前記燐硼素含有酸化膜
１４をリフローさせて、下層膜（酸化膜１２と窒化珪素
膜１３）を覆い、曲率のある溝１８を形成する。
最後に、第２図の（ｄ）に示すようにリフローさせた複
合膜１５で形成した溝１８をマスクとして、複合膜１５
とシリコン基板１１とを反応性イオンエツチング技術に
より異方的にエツチングを行ない、トレンチ１９を形成
する。
合膜１５で形成した溝１８をマスクとして、複合膜１５
とシリコン基板１１とを反応性イオンエツチング技術に
より異方的にエツチングを行ない、トレンチ１９を形成
する。
以上のような、トレンチの形成方法を用いてトレンチを
形成すると、第１図の（Ｃ）に示すように、リフローさ
せた複合膜がトレンチのマスクとなる。
形成すると、第１図の（Ｃ）に示すように、リフローさ
せた複合膜がトレンチのマスクとなる。
トレンチの形状は、マスクとなる複合膜の形状に反映す
るので、トレンチの上部コーナーに曲率を持たせること
ができる。ゆえに、トレンチの上部コーナーにおける電
界集中を緩和することができ、リーク電流を減少するこ
とができた。よって、キャパシタとしての電気的特性著
しく改善するとかできた。
るので、トレンチの上部コーナーに曲率を持たせること
ができる。ゆえに、トレンチの上部コーナーにおける電
界集中を緩和することができ、リーク電流を減少するこ
とができた。よって、キャパシタとしての電気的特性著
しく改善するとかできた。
また、マスクとなる複合膜の溝の側面をリフロー膜で覆
い、その分だけ溝が狭くなるので、トレンチ径０．８μ
ｍ以上のトレンチを形成することができる。
い、その分だけ溝が狭くなるので、トレンチ径０．８μ
ｍ以上のトレンチを形成することができる。
本実施例では、トレンチ形成の時のリフロー膜に、常圧
ＣＶＤ法で堆積させた燐硼素含有酸化膜を用いた場合に
ついて説明をしたが、燐、硼素。
ＣＶＤ法で堆積させた燐硼素含有酸化膜を用いた場合に
ついて説明をしたが、燐、硼素。
砒素などの不純物を少なくとも１つ含んだ酸化膜であれ
ば、同様な効果が得られる。
ば、同様な効果が得られる。
［発明の効果］
以上、詳述したように、本発明の半導体装置のトレンチ
形成方法によれば、トレンチの形成するためのマスクと
なる複合膜の上層膜に、リフロー膜を用いることにより
、マスクの上部コーナーに曲率を持ったトレンチを形成
でき、トレンチの上部コーナーの電界集中を緩和でき、
リーク電流を減少することができる。また、トレンチ径
０．８μｍ以下のトレンチを形成できた。
形成方法によれば、トレンチの形成するためのマスクと
なる複合膜の上層膜に、リフロー膜を用いることにより
、マスクの上部コーナーに曲率を持ったトレンチを形成
でき、トレンチの上部コーナーの電界集中を緩和でき、
リーク電流を減少することができる。また、トレンチ径
０．８μｍ以下のトレンチを形成できた。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は、本発明の半導体装置の製造工
程を示す断面図。 第２図（ａ）〜（ｃ）は、従来の半導体装置の製造工程
を示す断面図。 第３図は、従来技術の問題点を示す断面図。 第４図は、従来技術と本発明の実施例の電気的特性比較
図である。 １１．２１．３１・・・・・・シリコン基板１２．２２
．３２・・・・・・酸化膜 １３．２３．３３・・・・・・窒化珪素膜１４
・・・・・・燐硼素含有膜１５．２５ ・・
・・・・複合膜６、２６ ７、２７ ９、２８ ４、３４ ・・・・・・フォトレジスト ・・・・・・溝 ・・・・・・リフローさせた溝 ・・・・・・トレンチ ・・・・・・アンドープ酸化膜 ・・・・・・トレンチ上部コーナ ・・・・・・本発明の電気的特性 ・・・・・・従来技術の電気的特性 坏 １ 丼 区 ｑ 茅 不 貫ヲ１→ 齋 神 鎚
程を示す断面図。 第２図（ａ）〜（ｃ）は、従来の半導体装置の製造工程
を示す断面図。 第３図は、従来技術の問題点を示す断面図。 第４図は、従来技術と本発明の実施例の電気的特性比較
図である。 １１．２１．３１・・・・・・シリコン基板１２．２２
．３２・・・・・・酸化膜 １３．２３．３３・・・・・・窒化珪素膜１４
・・・・・・燐硼素含有膜１５．２５ ・・
・・・・複合膜６、２６ ７、２７ ９、２８ ４、３４ ・・・・・・フォトレジスト ・・・・・・溝 ・・・・・・リフローさせた溝 ・・・・・・トレンチ ・・・・・・アンドープ酸化膜 ・・・・・・トレンチ上部コーナ ・・・・・・本発明の電気的特性 ・・・・・・従来技術の電気的特性 坏 １ 丼 区 ｑ 茅 不 貫ヲ１→ 齋 神 鎚
Claims (2)
- （１）半導体基板上のリフロー膜を上層とする２層以上
の複合膜を形成する工程と、 前記複合膜に溝を形成する工程と、 熱処理により前記リフロー膜をリフローさせて下層膜の
側面を覆う工程と、 前記複合膜をマスクとし、半導体基板に溝を形成する工
程とを具備した半導体装置の製造方法。 - （２）前記リフロー膜が燐、硼素、砒素、ゲルマニュー
ムの不純物を少なくとも１種類含んだシリコン酸化膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4731590A JPH03252131A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4731590A JPH03252131A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252131A true JPH03252131A (ja) | 1991-11-11 |
Family
ID=12771856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4731590A Pending JPH03252131A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252131A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| KR100399944B1 (ko) * | 1996-12-30 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 장치의 소자 분리막 형성방법 |
| KR100417574B1 (ko) * | 1996-08-30 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
| JP2012002802A (ja) * | 2010-05-17 | 2012-01-05 | Hitachi Metals Ltd | 磁気センサー、磁気式エンコーダー、及び磁気センサーの製造方法 |
| JP2021100093A (ja) * | 2019-12-20 | 2021-07-01 | 東京エレクトロン株式会社 | エッチング方法、基板処理装置、及び基板処理システム |
-
1990
- 1990-03-01 JP JP4731590A patent/JPH03252131A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417574B1 (ko) * | 1996-08-30 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| KR100399944B1 (ko) * | 1996-12-30 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 장치의 소자 분리막 형성방법 |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
| JP2012002802A (ja) * | 2010-05-17 | 2012-01-05 | Hitachi Metals Ltd | 磁気センサー、磁気式エンコーダー、及び磁気センサーの製造方法 |
| JP2021100093A (ja) * | 2019-12-20 | 2021-07-01 | 東京エレクトロン株式会社 | エッチング方法、基板処理装置、及び基板処理システム |
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