JPH03252995A - Ｒｏｍ回路 - Google Patents
Ｒｏｍ回路Info
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- JPH03252995A JPH03252995A JP2059795A JP5979590A JPH03252995A JP H03252995 A JPH03252995 A JP H03252995A JP 2059795 A JP2059795 A JP 2059795A JP 5979590 A JP5979590 A JP 5979590A JP H03252995 A JPH03252995 A JP H03252995A
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- JP
- Japan
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- clock signal
- output
- rom circuit
- mos transistor
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、リードオンリーメモリ （Ｒｅａｄ Ｏｎｌ
ｙＭｅｍｏｒｙ ： ＲＯＭ） 回路に係るもので、
特に、回路構成を簡略化して所要面積を減らしうるプリ
チャージ型ＲＯＭ回路に係るものである。
ｙＭｅｍｏｒｙ ： ＲＯＭ） 回路に係るもので、
特に、回路構成を簡略化して所要面積を減らしうるプリ
チャージ型ＲＯＭ回路に係るものである。
ＲＯＭメモリは、読み専用メモリ素子として各種の電気
・電子製品に広く使用されている。近年、ディジタル信
号処理技術の進歩によってＲＯＭの需要が増大しており
、半導体製造技術の発展はある特定な機能の遂行のため
の回路システムをワンチップ（Ｏｎｅ Ｃｈｉｐ）化す
ることを可能にした。たとえば、ディジタルオーディオ
チーブレコーダ（ＤＡ Ｔ ： Ｄ＋ｇ＋ｔａｌ＾ｕｄ
ｉｏ Ｔａｐｅ ｒｅｃｏｒｄｅｒ）は、オーディオ信
号をディジタル的に処理して高品位の音質を提供しうる
装置で、専用ディジタル信号処理用チップ、即ちＤ Ｓ
Ｐ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ
ｏｒ）チップを具備している。ＤＳＰチップは集積度が
大変大きなＣＭＯＳロジックＶＬＳ Ｉで、内部に多数
個のＲＯＭ、ＲＡＭ及び周辺ロジック回路等をワンチッ
プ内に持っている。
・電子製品に広く使用されている。近年、ディジタル信
号処理技術の進歩によってＲＯＭの需要が増大しており
、半導体製造技術の発展はある特定な機能の遂行のため
の回路システムをワンチップ（Ｏｎｅ Ｃｈｉｐ）化す
ることを可能にした。たとえば、ディジタルオーディオ
チーブレコーダ（ＤＡ Ｔ ： Ｄ＋ｇ＋ｔａｌ＾ｕｄ
ｉｏ Ｔａｐｅ ｒｅｃｏｒｄｅｒ）は、オーディオ信
号をディジタル的に処理して高品位の音質を提供しうる
装置で、専用ディジタル信号処理用チップ、即ちＤ Ｓ
Ｐ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ
ｏｒ）チップを具備している。ＤＳＰチップは集積度が
大変大きなＣＭＯＳロジックＶＬＳ Ｉで、内部に多数
個のＲＯＭ、ＲＡＭ及び周辺ロジック回路等をワンチッ
プ内に持っている。
現在のＤＳＰチップに内装されるＲＯＭ回路は、スタテ
ィックＣＭＯＳ設計方式によるため、所要面積が大きい
ので全体的なりＰＳチップのサイズが大きくなる問題点
があった。
ィックＣＭＯＳ設計方式によるため、所要面積が大きい
ので全体的なりＰＳチップのサイズが大きくなる問題点
があった。
本発明の目的は上記のような従来技術の問題点を解決す
るために、回路構成が簡略なＲＯＭ回路を提供すること
にある。
るために、回路構成が簡略なＲＯＭ回路を提供すること
にある。
本発明の他の目的は、ＤＡＴ用ＤＳＰチップの高付加価
値及び高品位化を図りうるＲＯＭ回路を提供することに
ある。
値及び高品位化を図りうるＲＯＭ回路を提供することに
ある。
前記目的を達成するために、本発明は、Ｍ ｂ ｉ ｔ
（Ｍは自然数〉のアドレス信号をデコーディングして、
Ｌ（−２”） 個のワードラインとＮ （Ｎは自然数
）個の出力ラインの各交差部にプログラムされたＮｂｉ
ｔ のデータを出力するＲＯＭ回路において、前記Ｍ
ｂ ｉ ｔ のアドレス信号を入力してＬｂｉｔ のワ
ード信号を発生するためのデコーダ；前記Ｌｂｉｔ の
ワード信号をクロック信号により前記対応するワードラ
イン上に各々供給するためのゲート手段； 前記り個のワードラインとＮ個の出力ラインの各交差部
にＭＯＳトランジスタの結合有無により所定のデータが
記録されたメモリセルアレイ；そして、 前記Ｎ個の出力ラインの各々に前記クロック信号により
プリチャージさせるためのプリチャージ手段を具備した
ことを特徴とする。
（Ｍは自然数〉のアドレス信号をデコーディングして、
Ｌ（−２”） 個のワードラインとＮ （Ｎは自然数
）個の出力ラインの各交差部にプログラムされたＮｂｉ
ｔ のデータを出力するＲＯＭ回路において、前記Ｍ
ｂ ｉ ｔ のアドレス信号を入力してＬｂｉｔ のワ
ード信号を発生するためのデコーダ；前記Ｌｂｉｔ の
ワード信号をクロック信号により前記対応するワードラ
イン上に各々供給するためのゲート手段； 前記り個のワードラインとＮ個の出力ラインの各交差部
にＭＯＳトランジスタの結合有無により所定のデータが
記録されたメモリセルアレイ；そして、 前記Ｎ個の出力ラインの各々に前記クロック信号により
プリチャージさせるためのプリチャージ手段を具備した
ことを特徴とする。
ここで、プリチャージ手段はクロック信号により出力ラ
イン毎に一つのＰチャンネルＭＯＳトランジスタを通じ
てプリチャージさせることを特徴とする。
イン毎に一つのＰチャンネルＭＯＳトランジスタを通じ
てプリチャージさせることを特徴とする。
このような本発明によるＲＯＭ回路は、従来のＲＯＭ回
路に比べてＡＮＤ回路部の回路構成を大幅に簡略化する
ことができ、配線領域を減らすことができて、ＲＯＭ回
路が占める面積を縮小させうる。
路に比べてＡＮＤ回路部の回路構成を大幅に簡略化する
ことができ、配線領域を減らすことができて、ＲＯＭ回
路が占める面積を縮小させうる。
以下に、添付した図面に図示されている本発明による望
ましい実施例を通じて本発明の詳細な説明する。
ましい実施例を通じて本発明の詳細な説明する。
まず、本発明の詳細な説明する前に従来方式のＲＯＭ回
路を説明する。
路を説明する。
第１図は従来のＣＭＯ３設計方式による２×３スタティ
ックＲＯＭの回路図である。
ックＲＯＭの回路図である。
第１図において、ＲＯＭ回路は大別するとデコーダ１と
エンコーダ２とで区分される。デコーダ１は入力される
２ｂｉｔ のアドレス信号ＡＯ，Ａ、 をデコーディ
ングして４ ｂｉｔ のワード信号を発生する。これは
出力端子にワードラインＷ。−Ｗ、が各々連絡され、４
個のＡＮＤゲートＧ１〜Ｇ４を具備し、入力状態により
対応するワードラインを各々駆動する。
エンコーダ２とで区分される。デコーダ１は入力される
２ｂｉｔ のアドレス信号ＡＯ，Ａ、 をデコーディ
ングして４ ｂｉｔ のワード信号を発生する。これは
出力端子にワードラインＷ。−Ｗ、が各々連絡され、４
個のＡＮＤゲートＧ１〜Ｇ４を具備し、入力状態により
対応するワードラインを各々駆動する。
エンコーダ２は、第１伝導型、例えばＰチャンネルＭＯ
Ｓトランジスタで構成されるＡＮＤ回路部３と１、第２
伝導型、例えばＮチャンネルＭＯＳトランジスタで構成
されるＯＲ回路部４とから構成される。
Ｓトランジスタで構成されるＡＮＤ回路部３と１、第２
伝導型、例えばＮチャンネルＭＯＳトランジスタで構成
されるＯＲ回路部４とから構成される。
ＡＮＤ回路部３とＯＲ回路部４は、３個の出力ラインＤ
。−Ｄ２に連絡される。ＯＲ回路部４は、ワードライン
Ｗ。−Ｗ３と出力ラインＤ。−Ｄ２の各交差部で、製造
工程時にＮチャンネルＭＯ５トランジスタの結合有無に
より所定データがプログラムされて記憶される領域であ
る。
。−Ｄ２に連絡される。ＯＲ回路部４は、ワードライン
Ｗ。−Ｗ３と出力ラインＤ。−Ｄ２の各交差部で、製造
工程時にＮチャンネルＭＯ５トランジスタの結合有無に
より所定データがプログラムされて記憶される領域であ
る。
ＮチャンネルＭＯＳトランジスタのドレイン電極は出力
ラインに連結され、ゲート電極はワードラインに連結さ
れ、ソース電極は第１電圧供給電源（Ｖｓｓ又はグラウ
ンド電位）に連結される。前記ＡＮＤ回路部３は、各出
力ラインと第２電圧供給電源Ｖ Ｄ Ｉ＋との間にアド
レス信号のビット数と同一な個数のＰチャンネルＭＯＳ
トランジスタがその電流通路が相互に直列に連結される
ように構成され、各ＰチャンネルＭＯＳトランジスタの
ゲート電極にはこれらのＰチャンネルＭＯＳトランジス
タによって駆動される出力ライン（例えば、出力ライン
Ｄｏ）とワードラインＷ。−Ｗ、の交差点でＮチャンネ
ルＭＯＳトランジスタで結合されるワードライン（例え
ば、ワードラインＷ１．Ｗ２）が各々連結される。
ラインに連結され、ゲート電極はワードラインに連結さ
れ、ソース電極は第１電圧供給電源（Ｖｓｓ又はグラウ
ンド電位）に連結される。前記ＡＮＤ回路部３は、各出
力ラインと第２電圧供給電源Ｖ Ｄ Ｉ＋との間にアド
レス信号のビット数と同一な個数のＰチャンネルＭＯＳ
トランジスタがその電流通路が相互に直列に連結される
ように構成され、各ＰチャンネルＭＯＳトランジスタの
ゲート電極にはこれらのＰチャンネルＭＯＳトランジス
タによって駆動される出力ライン（例えば、出力ライン
Ｄｏ）とワードラインＷ。−Ｗ、の交差点でＮチャンネ
ルＭＯＳトランジスタで結合されるワードライン（例え
ば、ワードラインＷ１．Ｗ２）が各々連結される。
このように構成されたＲＯＭ回路のアドレス信号Ａ。、
Ａ＋ による出力状態は下記の表１の通りである。
Ａ＋ による出力状態は下記の表１の通りである。
表 １
したがって、このような従来のＣＭＯ３設計方式のＲＯ
Ｍ回路においては、ＮチャンネルＭＯＳトランジスタに
対応するＰチャンネルＭＯＳトランジスタが同時に具備
されなければならない。さらに、ＰチャンネルＭＯＳト
ランジスタはＮチャンネルＭＯＳトランジスタに比べて
、キャリヤの移動速度が遅いので、相対的に大きなチャ
ンネル幅を持つので、より多い面積を占めた。
Ｍ回路においては、ＮチャンネルＭＯＳトランジスタに
対応するＰチャンネルＭＯＳトランジスタが同時に具備
されなければならない。さらに、ＰチャンネルＭＯＳト
ランジスタはＮチャンネルＭＯＳトランジスタに比べて
、キャリヤの移動速度が遅いので、相対的に大きなチャ
ンネル幅を持つので、より多い面積を占めた。
また、ＰチャンネルＭＯＳトランジスタで構成されるＡ
ＮＤ回路部３に対応するワードラインの連結のための配
線領域を要するので、メモリ容量が大きくなる程配線領
域の面積も比例的に大きくなる短所を持っている。
ＮＤ回路部３に対応するワードラインの連結のための配
線領域を要するので、メモリ容量が大きくなる程配線領
域の面積も比例的に大きくなる短所を持っている。
第２図は本発明による２×３プリチヤ一ジＡＮＤ型ＲＯ
Ｍ回路図である。第２図において、デコーダ１０及びメ
モリセルアレイまたはＯＲ回路部２４は上述の第１図の
デコーダ及びＯＲ回路部４と同一な構成である。前記デ
コーダ１０の各出力端子はゲート手段２２を通じて各ワ
ードラインＷ。−Ｗ３に連結される。このゲート手段２
２は一側の入力端子にクロック信号ＣＫが入力され、他
側の入力端子に対応する前記デコーダ１０の出力端子が
接続された４個のＡＮＤゲートＧ５〜Ｇ６で構成される
。これらのＡＮＤゲートＧ ｓ ＝ Ｇ−はクロック信
号ＣＫのハイレベルでデコーダ１０の出力信号をワード
ラインに供給する。
Ｍ回路図である。第２図において、デコーダ１０及びメ
モリセルアレイまたはＯＲ回路部２４は上述の第１図の
デコーダ及びＯＲ回路部４と同一な構成である。前記デ
コーダ１０の各出力端子はゲート手段２２を通じて各ワ
ードラインＷ。−Ｗ３に連結される。このゲート手段２
２は一側の入力端子にクロック信号ＣＫが入力され、他
側の入力端子に対応する前記デコーダ１０の出力端子が
接続された４個のＡＮＤゲートＧ５〜Ｇ６で構成される
。これらのＡＮＤゲートＧ ｓ ＝ Ｇ−はクロック信
号ＣＫのハイレベルでデコーダ１０の出力信号をワード
ラインに供給する。
また、各出力ラインＤ。−Ｄ２は、プリチャージ手段２
６を通じて第２電圧供給電源ＶＤＤに連結される。この
プリチャージ手段２６は各出力ラインＤ。
６を通じて第２電圧供給電源ＶＤＤに連結される。この
プリチャージ手段２６は各出力ラインＤ。
〜Ｄ２ に第２電圧供給電源Ｖ Ｄ Ｄをクロック信号
ＣＫのローレベル期間に各々供給するために、ソース電
極が第２電圧供給電源ＶＤＤに連結され、ドレイン電極
が対応する出力ラインに連結され、ゲート電極にクロッ
ク信号ＣＫが供給されるように連結されたＰチャンネル
ＭＯＳトランジスタでＭ４或する。
ＣＫのローレベル期間に各々供給するために、ソース電
極が第２電圧供給電源ＶＤＤに連結され、ドレイン電極
が対応する出力ラインに連結され、ゲート電極にクロッ
ク信号ＣＫが供給されるように連結されたＰチャンネル
ＭＯＳトランジスタでＭ４或する。
このように構成した本発明による実施例の入力による出
力状態は下記表２の通りである。
力状態は下記表２の通りである。
表 ２
例えば、アドレス信号Ａ＋、Ａｏ が００であるときを
仮定して回路動作を見てみれば、デコーダ１０のＡＮＤ
ゲートＧ１ の出力のみ“ビ状態になり、残りのＡＮＤ
ゲートＧ２〜Ｇ、の出力は゛０″状態になる。一方、ク
ロック信号がＣＫが゛０′°状態であるときには、プリ
チャージ手段２６のＰチャンネルＭＯＳトランジスタは
ターンオンされ、出力ラインＤ。−Ｄ２に電流が注入さ
れて、これらは各々“１”状態にプリチャージされてい
る。
仮定して回路動作を見てみれば、デコーダ１０のＡＮＤ
ゲートＧ１ の出力のみ“ビ状態になり、残りのＡＮＤ
ゲートＧ２〜Ｇ、の出力は゛０″状態になる。一方、ク
ロック信号がＣＫが゛０′°状態であるときには、プリ
チャージ手段２６のＰチャンネルＭＯＳトランジスタは
ターンオンされ、出力ラインＤ。−Ｄ２に電流が注入さ
れて、これらは各々“１”状態にプリチャージされてい
る。
クロック信号がＣＫが“Ｏ”状態て゛１″状態に転換す
ると、プリチャージ手段２６のＰチャンネルＭＯＳトラ
ンジスタはターンオフされ、ゲート手段２２の論理乗ゲ
ー）Ｇｓ は２つの入力端子に供給される信号がすべて
“１”状態になってその出力端子が°゛ｌ”状態にワー
ドラインＷ０ に連結されたメモリセルアレイまたはＯ
Ｒ回路部２４のＮチャンネルＭＯＳトランジスタがター
ンオンされる。これにＮチャンネルＭＯＳトランジスタ
が連結された出力ラインＤ１．Ｄｉ には第１電圧供給
電源（Ｖ５．またはグラウンド電位）が印加されて“０
“状態になり、出力ラインＤｏはプリチャージされた“
１”状態をそのまま維持する。したがって、出力状態は
“１００”となる。
ると、プリチャージ手段２６のＰチャンネルＭＯＳトラ
ンジスタはターンオフされ、ゲート手段２２の論理乗ゲ
ー）Ｇｓ は２つの入力端子に供給される信号がすべて
“１”状態になってその出力端子が°゛ｌ”状態にワー
ドラインＷ０ に連結されたメモリセルアレイまたはＯ
Ｒ回路部２４のＮチャンネルＭＯＳトランジスタがター
ンオンされる。これにＮチャンネルＭＯＳトランジスタ
が連結された出力ラインＤ１．Ｄｉ には第１電圧供給
電源（Ｖ５．またはグラウンド電位）が印加されて“０
“状態になり、出力ラインＤｏはプリチャージされた“
１”状態をそのまま維持する。したがって、出力状態は
“１００”となる。
本発明の実施例において、ゲート手段２２のＡＮＤゲー
ト６５〜Ｇ、は、第３図に示されたように、各々４個の
ＭＯＳトランジスタで構成されるＣＭＯＳ−ＮＡＮＤゲ
ート回路２８と２個のＭＯＳトランジスタで構成される
ＣＭＯＳインバータ回路２９で構成されるので、総６個
のＭＯＳトランジスタを要する。
ト６５〜Ｇ、は、第３図に示されたように、各々４個の
ＭＯＳトランジスタで構成されるＣＭＯＳ−ＮＡＮＤゲ
ート回路２８と２個のＭＯＳトランジスタで構成される
ＣＭＯＳインバータ回路２９で構成されるので、総６個
のＭＯＳトランジスタを要する。
したがって、ゲート手段２２の追加でトランジスタの数
が増加されるようであるが、全体的なＲＯＭ回路のトラ
ンジスタの個数は容量が大きい程大幅に減少され、これ
らを論理的に証明するために、所要面積がコンパクト化
（Ｃｏｍｐａｃｔ １ｏｎ）されることを見てみると、
下記の通りである。たとえば、Ｍｂｉｔ の入力、 Ｎ
ｂｉｔ の出力をもつＲＯＭ回路のワードラインの数は
２Ｍ＝Ｌと仮定する。
が増加されるようであるが、全体的なＲＯＭ回路のトラ
ンジスタの個数は容量が大きい程大幅に減少され、これ
らを論理的に証明するために、所要面積がコンパクト化
（Ｃｏｍｐａｃｔ １ｏｎ）されることを見てみると、
下記の通りである。たとえば、Ｍｂｉｔ の入力、 Ｎ
ｂｉｔ の出力をもつＲＯＭ回路のワードラインの数は
２Ｍ＝Ｌと仮定する。
従来のスタティックＣＭＯＳ方式のＲＯＭ回路において
、エンコーダのトランジスタの個数は２ＬＮ個になる。
、エンコーダのトランジスタの個数は２ＬＮ個になる。
即ち、ＡＮＤゲート部とＯＲ回路部のトランジスタの個
数は同一となり、ＯＲ回路部でトランジスタがすべての
交差部に形成されていなくてもトランジスタが形成され
ていない交差部においても面積は同一にレイアウトされ
るので、トランジスタの個数は同一であると仮定する。
数は同一となり、ＯＲ回路部でトランジスタがすべての
交差部に形成されていなくてもトランジスタが形成され
ていない交差部においても面積は同一にレイアウトされ
るので、トランジスタの個数は同一であると仮定する。
本発明によるプリチャージＡＮＤ型ＲＯＭ回路の場合に
おけるエンコーダのトランジスタの個数は、ＬＮ＋ ６
Ｌ＋Ｎ個である。
おけるエンコーダのトランジスタの個数は、ＬＮ＋ ６
Ｌ＋Ｎ個である。
ここで、ＬＮはメモリセルアレイ又はＯＲ回路部２４の
ＮチャンネルＭＯＳトランジスタの個数であり、６Ｌは
ゲート手段２２のＭＯＳトランジスタの個数であり、Ｎ
はプリチャージ手段２６のＰチャンネルＭＯＳトランジ
スタの個数である。
ＮチャンネルＭＯＳトランジスタの個数であり、６Ｌは
ゲート手段２２のＭＯＳトランジスタの個数であり、Ｎ
はプリチャージ手段２６のＰチャンネルＭＯＳトランジ
スタの個数である。
したがって、ＬＮ＋６ Ｌ＋Ｎ＜ ２ ＬＮの条件によ
りこの不等式を整理すると６ Ｌ＋Ｎ＜ＬＮとなり、こ
こで大略Ｌ＝Ｎと仮定すると、Ｌ ＝＝ ２Ｍ ＞７
という条件をうろことができる。したがって、Ｍ≧３以
上、即ち入力ビツト数が３ｂｉｔ以上であり、出力ビツ
ト数が３ ｂｉｔ以上であるとプリチャージＡＮＤ型Ｒ
ＯＭ回路が既存のスタティックＣＭＯＳ−ＲＯＭ回路よ
りサイズが小さくなることが分かる。
りこの不等式を整理すると６ Ｌ＋Ｎ＜ＬＮとなり、こ
こで大略Ｌ＝Ｎと仮定すると、Ｌ ＝＝ ２Ｍ ＞７
という条件をうろことができる。したがって、Ｍ≧３以
上、即ち入力ビツト数が３ｂｉｔ以上であり、出力ビツ
ト数が３ ｂｉｔ以上であるとプリチャージＡＮＤ型Ｒ
ＯＭ回路が既存のスタティックＣＭＯＳ−ＲＯＭ回路よ
りサイズが小さくなることが分かる。
第４図は本発明による他の実施例であるプリチャージＮ
ＯＲ型ＲＯＭの回路図である。第４図においては、クロ
ック信号ＣＫの“１”状態でプリチャージさせ、“０”
状態で定常動作させるために、第２図のゲート手段２２
のＡＮＤゲートをインバータ及びＮＯＲゲートに置換さ
せたゲート手段３２で構成したＲＯＭ回路を示す。ここ
で、プリチャージ手段３６にはクロック信号ＣＫを反転
して供給するためにゲート手段３２のＮＯＲゲー）ＮＯ
ＲＩの出力をプリチャージ手段３６のＰチャンネルＭＯ
Ｓトランジスタのゲート電極に各々供給する。
ＯＲ型ＲＯＭの回路図である。第４図においては、クロ
ック信号ＣＫの“１”状態でプリチャージさせ、“０”
状態で定常動作させるために、第２図のゲート手段２２
のＡＮＤゲートをインバータ及びＮＯＲゲートに置換さ
せたゲート手段３２で構成したＲＯＭ回路を示す。ここ
で、プリチャージ手段３６にはクロック信号ＣＫを反転
して供給するためにゲート手段３２のＮＯＲゲー）ＮＯ
ＲＩの出力をプリチャージ手段３６のＰチャンネルＭＯ
Ｓトランジスタのゲート電極に各々供給する。
したがって、クロック信号ＣＫの”ｌ“状態でプリチャ
ージさせ、“０”状態で定常動作を遂行する。
ージさせ、“０”状態で定常動作を遂行する。
コンパクト化（Ｃｏｍｐａｃｔ １ｏｎ）の程度は上述
のプリチャージＡＮＤ型ＲＯＭ回路と同一である。
のプリチャージＡＮＤ型ＲＯＭ回路と同一である。
以上のように、本発明においてＣＭＯ３型Ｏ３Ｍ回路に
おけるＰチャンネルＭＯ３）ランジスクのＡＮＤ回路部
をクロック信号により駆動される出力ライン数のＰチャ
ンネルＭＯＳトランジスタとワードラインの数のＮＯＲ
ゲート及びインバータで代替することにより、３Ｘ８サ
イズ以上のＲＯＭ回路のサイズを従来のスタティックＣ
ＭＯＳ・ＲＯＭ回路に比べてメモリ容量に比例して減少
させうる。これは、ＤＡＴ等に使用される専用ＤＳＰチ
ップ内のＲＯＭ回路の占有面積を減らしうるようにして
同一チップ面積内に他の多くの機能の回路を追加しろる
余裕を与えるようになってＤＳＰチップの高付加価値及
び高品位化を図りうる。
おけるＰチャンネルＭＯ３）ランジスクのＡＮＤ回路部
をクロック信号により駆動される出力ライン数のＰチャ
ンネルＭＯＳトランジスタとワードラインの数のＮＯＲ
ゲート及びインバータで代替することにより、３Ｘ８サ
イズ以上のＲＯＭ回路のサイズを従来のスタティックＣ
ＭＯＳ・ＲＯＭ回路に比べてメモリ容量に比例して減少
させうる。これは、ＤＡＴ等に使用される専用ＤＳＰチ
ップ内のＲＯＭ回路の占有面積を減らしうるようにして
同一チップ面積内に他の多くの機能の回路を追加しろる
余裕を与えるようになってＤＳＰチップの高付加価値及
び高品位化を図りうる。
第１図は従来のＣＭＯ３設計方式による２×３スタティ
ックＲＯＭの回路図、第２図は本発明による望ましい一
実施例の２×３プリチヤ一ジＡＮＤ型ＲＯＭの回路図、
第３図は第２図のゲート手段に採用されたＡＮＤゲート
の詳細回路図、第４図は本発明による望ましい他の実施
例のＭＸＮプリチャージＮＯＲ型ＲＯＭの回路図である
。 １、１０．３０：デコーダ ２，２０：エンコーダ
３：ＡＮＤ回路部 ４：○Ｒ回路部２２．３２：ゲ
ート手段 ２４．３４：メモリセルアレイ ２６．３６：プリチャージ手段 ２９；インバータ回路 ６１〜Ｇ８：ＡＮＤゲート Ｄｏ−Ｄ、 ：出力ライン ＩＮＶ：インバータ 切。〜Ｗ３：ワードライン ＮＯＲ： Ｎ ＯＲゲート 第１図
ックＲＯＭの回路図、第２図は本発明による望ましい一
実施例の２×３プリチヤ一ジＡＮＤ型ＲＯＭの回路図、
第３図は第２図のゲート手段に採用されたＡＮＤゲート
の詳細回路図、第４図は本発明による望ましい他の実施
例のＭＸＮプリチャージＮＯＲ型ＲＯＭの回路図である
。 １、１０．３０：デコーダ ２，２０：エンコーダ
３：ＡＮＤ回路部 ４：○Ｒ回路部２２．３２：ゲ
ート手段 ２４．３４：メモリセルアレイ ２６．３６：プリチャージ手段 ２９；インバータ回路 ６１〜Ｇ８：ＡＮＤゲート Ｄｏ−Ｄ、 ：出力ライン ＩＮＶ：インバータ 切。〜Ｗ３：ワードライン ＮＯＲ： Ｎ ＯＲゲート 第１図
Claims (1)
- 【特許請求の範囲】 １、Ｍｂｉｔ（Ｍは自然数）のアドレス信号をデコーデ
ィングして、Ｌ（＝２＾Ｍ）個のワードラインとＮ（Ｎ
は自然数）個の出力ラインの各交差部にプログラムされ
たＮｂｉｔのデータを出力するＲＯＭ回路において、 前記Ｍｂｉｔのアドレス信号を入力してＬｂｉｔのワー
ド信号を発生するためのデコーダ； 前記Ｌｂｉｔのワード信号をクロック信号により前記対
応するワードライン上に各々供給するためのゲート手段
； 前記Ｌ個のワードラインとＮ個の出力ラインの各交差部
にＭＯＳトランジスタの結合有無により所定のデータが
記録されたメモリセルアレイ；そして、 前記Ｎ個の出力ラインの各々に前記クロック信号により
プリチャージさせるためのプリチャージ手段を具備した
ことを特徴とするＲＯＭ回路。 ２、前記プリチャージ手段は、第１電圧供給電源と前記
各出力ラインとの間に連絡されて前記クロック信号によ
リターンオン／ターンオフされるスイッチング素子を具
備したｃとを特徴とする請求項１に記載のＲＯＭ回路。 ３、前記スイッチング素子は第１伝導型のＭＯＳトラン
ジスタで構成し、前記メモリセルアレイのＭＯＳトラン
ジスタは、第２伝導型であることを特徴とする請求項２
に記載のＲＯＭ回路。 ４、前記第１伝導型ＭＯＳトランジスタは、Ｐチャンネ
ルＭＯＳトランジスタであり、第２伝導型ＭＯＳトラン
ジスタはＮチャンネルＭＯＳトランジスタであることを
特徴とする請求項３に記載のＲＯＭ回路。 ５、前記ゲート手段は、一側の入力端子にクロック信号
が加えられ、他側の入力端子に前記デコーダの対応する
出力信号が加えられ、出力端子に対応するワードライン
が連絡されるＬ個のＡＮＤゲートを具備したことを特徴
とする請求項１に記載のＲＯＭ回路。 ６、前記ゲート手段は、一側の入力端子にクロック信号
が加えられ、他側の入力端子に前記デコーダの対応する
出力信号がインバータを通じて加えられ、出力端子に対
応するワードラインが連絡されるＬ個のＮＯＲゲートを
具備し、前記プリチャージ手段は前記クロック信号を反
転させて入力することを特徴とする請求項１に記載のＲ
ＯＭ回路。 ７、前記プリチャージ手段は、前記ゲート手段のＬ個の
ＮＯＲゲートの中のある一つを通じてクロック信号の供
給を受けることを特徴とする請求項６に記載のＲＯＭ回
路。 ８、前記アドレス信号は３ｂｉｔ以上であり、出力ライ
ンは８ｂｉｔ以上であることを特徴とする請求項１に記
載のＲＯＭ回路。 ９、前記ゲート手段はクロック信号の論理“１”状態で
デコーダの出力状態“１”をワードライン上に供給し、
前記プリチャージ手段はクロック信号の論理“０”状態
で出力ラインをプリチャージさせることを特徴とする請
求項１に記載のＲＯＭ回路。 １０、前記ゲート手段はクロック信号の論理“０”状態
でデコーダの出力状態“１”をワードライン上に供給し
、前記プリチャージ手段はクロック信号の論理“１”状
態で出力ラインをプリチャージさせることを特徴とする
請求項１に記載のＲＯＭ回路。
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|---|---|---|---|
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