JPH03254240A - セル送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセルまたはパケットを単位とする情報通信に関
する。特に、情報の消失を訂正できるセル送受信装置に
関する。

本発明は、小ブロック内で符号化を行い、さらに大ブロ
ック内でも符号化を行い、受信側では小ブロック単位で
のセル廃棄補償の可否により各小ブロックの出力を制御
することにより、受信側装置に必要なバッファ量および
処理による遅延量を削減するものである。

〔従来の技術〕

セルまたはパケットを単位として通信を行う場合に、伝
送路上で情報の欠落が生じることがある。

本願出願人は、このような欠落を補償することのできる
通信装置について既に特許出願したく特願平１−１１６
９８４、「パケット通信装置」、以下「先の出願」とい
う）。

第１２図に先の出願におけるパリティ−セルの配置を示
す。

送信側では、２以上の整数Ｎ、ｋに対して、Ｎｘ（ｋ−
１，）個のセルを情報セルとし、Ｎ個のセルをパリティ
−セルとする。パリティ−セルは、第１２図におけるマ
トリックス中の各列の情報セルの各ビット位置毎の２を
法とする和により生成する。これによって、各列につい
て１個までのセル廃棄を補償することができる。したが
って、マトリックス全体では、Ｎ個までの連続したセル
廃棄を補償することができる。

受信側では、列内に１個のセル廃棄がある場合は、その
列の残りの（ｋ−１＞個のセルの各ビット位置毎の２を
特とする請求める。その和がその列内の廃棄されたセル
と一致する。

〔発明が解決しようとする課題〕

しかし、先の出願に示した方法では、セル廃棄を補償す
るためにＮｘｋ個のセルからなるマトリックス全体を一
旦蓄積する必要があり、受信側での信号処理遅延が大き
くなる問題があった。

本発明は、この問題を解決し、平均的に短い信号処理時
間でセル廃棄を補償できるセル送受信装置を提供するこ
とを目的とする。

〔課題を解決するための手段〕

本発明のセル送受信装置は、２以上の整数Ｎ１Ｍに対し
てＮＸＭ種類の順序番号を含むヘッダ部とデータ部とに
より構成されたセルを送信側装置から受信側装置に転送
するセル送受信装置において、送信側装置は、１以上Ｎ
未満の整数ｐに対して〔Ｎ−ｐ）個のセルの各ビット位
置毎にデータ部がＣＮ−ｐ”ｌビットで検査ビットがｐ
ビットの符号化を行う第一の符号化手段と、この第一の
符号化手段の出力をｐ個の検査ビットセルに挿入してｐ
個の検査ビットセルを生成する手段と、〔Ｎ−ｐＥ個の
セルとｐ個の検査ビットセルとで一つの小ブロックを構
成し、１以上Ｍ未満の整数ｑに対して〔Ｍ−ｑ）個の小
ブロックのセル位置が同一のＮ組のセルについて、ビッ
ト位置毎にデータ部が〔Ｍ−ｑ〕ビットで検査ビットが
ｑビットの組織符号化を行う第二の符号化手段と、この
第二の符号化手段の出力を同じ組のｑ個のセルの対応す
るビット位置に挿入してｑ個×Ｎ組のセルを生成する手
段とを含み、受信側装置は、受信した小ブロック内のセ
ルの順序番号からセルの廃棄位置を検出してその位置に
ダミーセルを挿入する手段と、小ブロック内のＮ個のセ
ルについて第一の符号化手段と逆論理により復号化して
その小ブロック内でセル廃棄補償を行う第一のセル廃棄
補償手段と、小ブロック内でセル廃棄補償ができなかっ
たときに第二の符号化手段と逆論理により復号化してセ
ル廃棄補償を行う第二のセル廃棄補償手段とを含み、第
一のセル廃棄補償手段は、小ブロック内の最初のダミー
セルを検出してセルの出力を停止する手段と、廃棄補償
が終了した後にセル出力を再開する手段とを含み、第二
のセル廃棄補償手段は、大ブロック内の最初のダミーセ
ルを検出してセルの出力を停止する手段と、廃棄補償が
終了した後にセル出力を再開する手段とを含むことを特
徴とする。

第一のセル廃棄補償手段は、小ブロック内に挿入された
ダミーセルの数からその小ブロック内でのセル廃棄補償
が可能かどうかを判断する手段と、この判断する手段が
不可能と判断したときには廃棄補償を中止してセル出力
を再開する手段とを含むことが望ましい。

第二のセル廃棄補償手段もまた、大ブロック内の各列に
ついて列内のダミーセルの数から列内て廃棄補償が可能
かどうかを判断する手段と、この手段が不可能と判断し
たときには廃棄補償を中止してセル出力を再開する手段
とを含むことが望ましい。

Ｃ作　用〕 Ｎ個のセルにより小ブロックを構成し、この小ブロック
をＭ個集めて大ブロックを構成する。小ブロック内で符
号化を行い、さらに大ブロック内でも符号化を行う。ま
た、小ブロック単位でのセル廃棄補償の可否により、各
小ブロックの送出を制御する。

送信側装置では、ＣＮ−ｐ〕個のセルのデータ部に情報
データを挿入し、その〔Ｎ−ｐＥ個のセルの各ビット位
置毎に、情報ビット〔Ｎ−ｐ〕ビット、検査ピットルピ
ットの組織符号化を行う。

この符号化を以下ＣＮ−ｐ、ｐ）符号化という。

この符号化により各ビット位置に対応して生成された検
査ビットを、ｐ個の検査ビットセルに挿入する。この情
報セルＣＮ−ｐ〕個と検査ビットセル９個の合計Ｎ個の
セルにより、小ブロックを構成する。

さらに送信側装置では、ｆ：Ｍ−ｑ〕個の小ブロックの
各セル位置にある〔Ｍ−ｑ１個のセルＮ組について、ビ
ット位置毎に〔Ｍ−ｑ、ｑ）符号化を行い、生成された
検査ビットをｑ個×Ｎ組のセルに挿入し、ｑ個の検査ビ
ット小ブロックを生成する。これにより、情報量ブロッ
ク〔Ｍ−ｑ〕個、検査ビット小ブロックｑ個が得られ、
この合計Ｍ個の小ブロックにより、大ブロックを構成す
る。

受信側装置では、セル廃棄検出部により、受信したセル
のヘッダ部の順序番号からセルの廃棄を検出し、セルが
廃棄された位置にダミーセルを挿入する。

受信側装置の廃棄補償部では、ダミーセルが検出されな
ければ、受信したセルをそのまま出力し、装置内には受
信したセルのコピーを蓄積する。ダミーセルを検出した
場合は、その時点で出力を停止し、そのセルの属する小
ブロックの受信が終了するまで待つ。その後、小ブロッ
ク内のセルのビット位置毎に〔Ｎ−ｐ、　　ｐ：］符号
の復号化を行う。

これによりその小ブロック内でセル廃棄補償が完了した
ときには、その時点で出力を再開する。その小ブロック
内でセル廃棄を補償できなかった場合には、出力を再開
せず、大ブロック全体を蓄積する。その後に、大ブロッ
クの各列のＭ個のセルについて、ビット位置毎に［：Ｍ
−ｑ、ｑ］符号化を行い、小ブロック内で補償できなか
った廃棄セルを補償する。その後、出力を停止していた
セルより出力を再開する。

このようにして、セル廃棄がないか、小ブロック内で補
償できる場合には、受信側での復号化に伴う信号処理遅
延を短くすることができる。また、小ブロック内で補償
できないセル廃棄については、大ブロック内で補償可能
であれば補償を行う。

〔実施例〕

第１図ないし第６図は本発明の第一実施例を示す図であ
り、第１図は送信側装置のブロック構成図、第２図は受
信側装置のブロック構成図、第３図は受信側装置内の小
ブロック内セル廃棄補償回路のブロック構成図、第４図
は受信側装置内の大ブロック内セル廃棄補償回路のブロ
ック構成図、第５図は本実施例で使用する小ブロックの
構成図、第６図は大ブロックの構成図である。

この実施例装置は、２以上の整数Ｎ、Ｍに対してＮＸＭ
種類の順序番号を含むヘッダ部とデータ部とにより構成
されたセルを送信側装置から受信副装置に転送する装置
であり、小ブロックと大ブロックとの双方について誤り
制御符号としてパリティ−検査符号を用いるものである
。

この実施例では、小ブロックが、第５図に示すように、
通常のデータセル〔Ｎ−ＩＥ個に対してパリティ−セル
１個を追加して構成される。パリティ−セルは、〔Ｎ−
１〕個のセルのデータ部についてビット位置毎に２を法
とする加算を行うことにより生成される。

また、大ブロックは、第６図に示すように、データセル
［Ｎ−１）個を含む通常の小ブロック〔Ｍ−１〕個と、
パリティ−小ブロック１個とにより構成される。パリテ
ィ−小ブロックの各セルは、大ブロック内の同じ列内の
〔Ｍ−１〕個のセルについて、ビット位置毎に２を法と
する加算を行うことにより生成される。

送信側装置は、第１図に示すように、［Ｎ−１〕個のセ
ルの各ビット位置毎にデータ部がＣＮ−１〕ビツトで検
査ビットが１ビツトの符号化を行う第一の符号化手段と
してバッファ２、〔Ｎ−１３進カウンタ３、パリティ−
セル保持メモリ４およびセル内のビット位置毎に２を法
とする和を計算する加算回路５を備え、この第一の符号
化手段の出力を１個の検査ビットセルに挿入して１個の
検査ビットセルを生成する手段として２人力１出力の切
替スイッチ６を備え、〔Ｎ−１〕個のセルと１個の検査
ビットセルとで一つの小ブロックを構成し、〔Ｍ−１〕
個の小ブロックのセル位置が同一のＮ組のセルについて
、ビット位置毎にデータ部が［Ｍ−ＩＥビットで検査ビ
ットが１ビツトの組織符号化を行う第二の符号化手段と
してバッファ７、ＮＸ〔Ｍ−１〕進カウンタ８、Ｎ進カ
ウンタ９、Ｎセル分の行方向のパリティ−セルを保持す
るパリティ−セル保持メモリ１２、このパリティ−セル
保持メモリ１２に対してアクセスするセル位置を指定す
るセレクタ１１およびセル内のビット位置毎に２を法と
する和を計算する加算回路１３を備え、この第二の符号
化手段の出力を同じ組の１個のセルの対応するビット位
置に挿入してＮ組のセルを生成する手段として２人力１
出力の切替スイッチ１０．１４およびＮ進カウンタ１５
を備える。

この送信側装置を動作させるには、まず、〔Ｎ−１〕進
カウンタ３およびパリティ−セル保持メモリ４の値をす
べて「０」にし、切替スイッチ６をバッファ２側に設定
する。また、ＮＸ〔Ｍ−１：１進カウンタ８、Ｎ進カウ
ンタ９、Ｎ進カウンタ１５およびパリティ−セル保持メ
モリ１２の値をすべて「０」にし、切替スイッチ１０を
Ｎ進カウンタ９側に、切替スイッチ１４をバッファ７側
に設定しておく。

送信すべきセルは入力端子１から入力され、バッファ２
を通過して切替スイッチ６に至る。この間に〔Ｎ−１］
進カウンタ３は、バッファ２より出力されて切替スイッ
チ６に到達したセルの数を計数する。パリティ−セル保
持メモリ４および加算回路５は、通過したセルのビット
位置毎の２を法とする和（累計）を計算し、パリティ−
セルを生成する。

切替スイッチ６は、［Ｎ−１〕進カウンタ３がセル数を
［Ｎ−１］個数えて「０」に戻る時点に切り替えられ、
生成されたパリティ−セルを出力する。パリティ−セル
を出力する間、入力端子１から人力されたセルはバッフ
ァ２に保持され、パリティ−セルの出力が終了するまで
待機する。

ハ１７テイーセルが出力された後は、切替スイッチ６を
バッファ２側に戻し、パリティ−セル保持メモリ４を初
期化し、再び、入力端子１に入力されたセルをそのまま
出力する。

以上の動作により、入力されたセル〔Ｎ−１）毎にパリ
ティ−セル１個が挿入され、小ブロックが形成される。

引き続いてセルは、バッファ７を通過して切替スイッチ
１４に至り、送信側装置から出力される。

この間にＮｘ（Ｍ−１〕進カウンタ８、Ｎ進カウンタ９
は、通過するセルの数を計数する。

加算回路１３は、Ｎ進カウンタ９の計数値が１のとき、
パリティ−セル保持メモリ１２に蓄積されているパリテ
ィ−セルのうち１番目のパリティ−セルと、バッファ７
より出力されたセルとについて、ビット位置毎に２を特
とする請求める。この結果ハ、パリティ−セル保持メモ
リ１２の１番目のセル位置に戻す。これによりパリティ
−セル保持メモＩＪ１２の各セル位置には、大ブロック
の各列に対応するパリティ−セルが蓄積される。したが
ってパリティ−セル保持メモリ１２全体としては、パリ
ティ−小ブロックを生成することになる。

切替スイッチ１０．１４は、セルがＮＸ〔Ｍ−１）個通
過してＮＸ［Ｍ−１〕進カウンタ８が「０」となった時
点で、それぞれＮ進カウンタ９側、パリティ−セル保持
メモリ１２側に切り替えられる。

これにより、パリティ−小ブロックが出力される。

Ｎ進カウンタ１５は、出力されるパリティ−小ブロック
内のセル数を計数し、セレクタ１１を介して、パリティ
−セル保持メモリ１２の出力セル位置を指定する。

パリティ−小ブロックを出力する間、切替スイッチ６を
通過したセルはバッファ７に蓄積され、そのブロックの
出力が終了するまで待機する。

パリティ−小ブロック内のセルがＮ値出力されると、Ｎ
進カウンタ１５は「Ｄ」に戻り、その時点で、切替スイ
ッチ１４をバッファ７側に、切替スイッチＩＯをＮ進カ
ウンタ９側に戻し、パリティ−セル保持メモリ１２の値
を「０」にする。

以上の動作により、小ブロック〔Ｍ−１〕個毎にパリテ
ィ−小ブロックが１個挿入され、大ブロックが形成され
る。

このようにして、入力されるセル〔Ｎ−ＩＥ個毎にパリ
ティ−セル１個が挿入されて小ブロックが形成され、小
ブロック［：Ｍ−ｐ〕個毎にパリティ−小ブロックが１
個挿入された大ブロックが形成される。送信側装置は、
この大ブロックを送信の単位とする。

受信側装置は、第２図に示すように、受信した小ブロッ
ク内のセルの順序番号からセルの廃棄位置を検出してそ
の位置にダミーセルを挿入する手段としてセル廃棄検出
およびダミーセル挿入回路２２を備え、小ブロック内の
Ｎ個のセルについて送信側装置の第一の符号化手段と逆
論理により復号化してその小ブロック内でセル廃棄補償
を行う第一のセル廃棄補償手段として小ブロック内セル
廃棄補償回路２３を備え、送信側装置の第二の符号化手
段と逆論理により復号化して小ブロック内のセル位置が
同一のセルのセル廃棄補償を行う第二のセル廃棄補償手
段として大ブロック内セル廃棄補償回路２４を備える。

受信セルは入力端子２１からセル廃棄検出およびダミー
セル挿入回路２２に人力される。セル廃棄検出およびダ
ミーセル挿入回路２２は、セルのヘッダ部の順序番号か
らセル廃棄を検出し、廃棄されたセル位置にダミーセル
を挿入する。小ブロック内セル廃棄補償回路２３は、小
ブロック内のパリティ−セルを用いて補償可能なセル廃
棄を補償する。

大ブロック内セル廃棄補償回路２４は、パリティ−小ブ
ロックを用いて補償可能なセル廃棄を補償する。

小ブロック内セル廃棄補償回路２３は、第３図に示すよ
うに、小ブロック内でセル廃棄補償を行うために、Ｎ進
カウンタ３２．１人力２出力の切替スイッチ３４、セル
内のビア）位置毎に２を法とする和を計算する加算回路
３５．３７、パリティセル保持メモリ３６．３８．２人
力１出力の切替スイッチ３９．４０、バッファ４１、Ｎ
進カウンタ４２および２人力１出力の切替スイッチ４３
を備え、小ブロック内の最初のダミーセルを検出してセ
ルの出力を停止する手段としてヘッダ識別回路４４を備
え、廃棄補償が終了した後にセル出力を再開する手段と
してＮ進カウンタ３２の出力がヘッダ識別回路４４に接
続される。さらにこの小ブロック内セル廃棄補償回路２
３は、小ブロック内に挿入されたダミーセルの数からそ
の小ブロック内でのセル廃棄補償が可能かどうかを判断
する手段としてヘッダ識別回路３３を備え、この判断す
る手段が不可能と判断したときには廃棄補償を中止して
セル出力を再開する手段としてヘッダ識別回路３３の出
力がヘッダ識別回路４４に接続される。

初期設定時には、Ｎ進カウンタ３２．４２、パリティ−
セル保持メモリ３６．３８の値をすべて「Ｏ」にし、ヘ
ッダ識別回路３３．４４を初期化し、切替スイッチ３４
．３９を加算回路３５側に設定し、切替スイッチ４０を
パリティ−セル保持メモリ３６側に設定し、切替スイッ
チ４３をバッファ４１側に設定する。

入力端子３１より入力されたセルは、切替スイッチ３４
．３９を通過し、バッファ４１、切替スイッチ４３を通
過して出力される。この間にＮ進カウンタ３２は入力セ
ル数を計数する。

各小ブロックを構成するＮ個のセルを受信すると、Ｎ進
カウンタ３２の計数値が「０」となる。この計数値が「
０」となる毎に、ヘッダ識別回路３３．４４は初期化さ
れ、切替スイッチ３４．３９は切り替えられる。

加算回路３５．３７は受信した小ブロック内の各セルの
ビット位置毎に２を法とする加算を行い、パリティ−セ
ル保持メモリ３６．３８はその加算により生成されたパ
リティ−セルを保持する。パリティ−セル保持メモリ３
６．３８は、いずれか一方が現在受信している小ブロッ
クに対応する生成途中のパリティ−セルを保持し、他方
は直前に受信した小ブロックに対応する完成したパリテ
ィ−セルを保持する。

Ｎ進カウンタ４２は出力したセル数を計数し、小ブロッ
クを構成するＮ個のセルを受信して計数値が「０」にな
る毎に、切替スイッチ４０を切り替える。これにより切
替スイッチ４０は、パリティ−セル保持メモリ３６．３
８のうち、現在出力中の小ブロックに対応するパリティ
−セルを保持しているメモリを選択する。

ヘッダ識別回路４４は、出力するセルのヘッダを判別し
、通常のセルとダミーセルとを識別する。

ダミーセルを検出すると、切替スイッチ４３を一旦中立
状態にし、セル出力を中断する。この間に入力されたセ
ルは、バッファ４１に蓄えられる。

この後の動作は、ヘッダ識別回路３３が同−小ブロック
中に二個臼のダミーセルを検出するか否かにより異なる
。

ダミーセルが検出されることなく小ブロックの受信を終
了し、パリティ−セルが完成した場合には、Ｎ進カウン
タ３２の計数値が「０」となり、その信号をうけて、ヘ
ッダ識別回路４４が切替スイッチ４３を切替スイッチ４
０側に切り替え、パリティ−セルを出力する。これと同
時に、切替スイッチ４３においてダミーセルが廃棄され
る。すなわち、ダミーセルがパリティ−セルに置き換え
られ、セル廃棄補償が完了する。切替スイッチ４３は、
パリティ−セルを１個出力した後、バッファ４１側に切
り替わる。

ヘッダ識別回路３３が小ブロック入力途中で二個臼のダ
ミーセルを検出した場合には、その小ブロックについて
のセル廃棄補償を中止し、ただちにヘッダ識別回路４４
に検出信号を送る。ヘッダ識別回路４４は、切替スイッ
チ４３をバッファ４１側に切り替える。

以上の動作により、 ■　小ブロック内にセル廃棄がない場合は、入力された
セルはそのまま通過する。したがって、その場合には遅
延時間が極めて小さい。

■　小ブロック内にセル廃棄が一個あった場合は、その
廃棄されたセル以前に人力されたセルをそのまま出力し
、その後に小ブロックの受信が終了してパリティ−セル
が完成したで時点ダミーセルをパリティ−セルに置き換
えることにより、セル廃棄補償を行う。したがって、セ
ル廃棄補償を行ってもセルの時間秩序は保存される。

■　小ブロック内に二個以上のセル廃棄があった場合は
、ダミーセルのまま出力する。したがって、誤った訂正
が行われることはない。

等の効果が得られる。

大ブロック内セル廃棄補償回路は、第４図に示すように
、大ブロック内セル廃棄補償を行うため、［：ＭＸＮ）
進カウンタ５１．１人力２出力の切替スイッチ５２、Ｎ
進カウンタ５３．６２、スイッチ５４．６３、Ｎセル分
のメモリに対してアクセス対象のセル位置を指定するセ
レクタ５５．５７．６４．６６、Ｎセル分のパリティ−
セル保持メモ！Ｊ５６．６５、セル内のビット位置毎に
２を法とする和を計算する加算回路８０．８１．２人力
１出力の切替スイッチ７１．７３．１人力２出力の切替
スイッチ７２、Ｎ進カウンタ７４、（ＭＸＮＩ進カウン
タ７５．２人力１出力の切替スイッチ７６．２人力１出
力の切替スイッチ７７およびバッファ７８を備え、大ブ
ロック内の最初のダミーセルを検出してセルの出力を停
止する手段とじてヘッダ識別回路７９を備え、廃棄補償
が終了した後にセル出力を再開する手段として［ＭＸＮ
）進カウンタ５１の出力がヘッダ識別回路７９に接続さ
れる。

また、大ブロック内の各列について列内のダミーセルの
数から列内て廃棄補償が可能かどうかを判断する手段と
して、２ピツ）ＸＮ個の訂正禁止フラグを保持している
訂正禁止フラグ保持メモリ５９．６８、この訂正禁止フ
ラグ保持メモリ５９．６８に対してそれぞれアクセス対
象のフラグ位置を指定するセレクタ５８および６０．６
７および６９、ヘッダ識別回路６１．７０を備え、この
手段が不可能と判断したときには廃棄補償を中止してセ
ル出力を再開する手段として、訂正禁止フラグ保持メモ
リ５９．６８の出力が切替スイッチ７３を経由してヘッ
ダ識別回路７９に接続される。

初期状態として、〔ＭＸＮ〕進カウンタ５１．７５、Ｎ
進カウンタ５３．６２．７４、パリティ−セル保持メモ
リ５６．６５、訂正禁止フラグ保持メモリ５９．６８の
値をすべて「０」にし、ヘッダ識別回路７９を初期化し
、切替スイッチ５２．７７をＮ進カウンタ５３側に設定
腰切替スイッチ７１をパリティ−セル保持メモリ５６側
に設定し、切替スイッチ７３を訂正禁止フラグ保持メモ
リ５９側に設定し、切替スイッチ７６をバッファ７８側
に設定する。

入力端子５０より入力されたセルは、切替スイッチ５２
．７７、バッファ７８、切替スイッチ７６を通過して出
力される。この間に〔ＭＸＮ）進カウンタ５１は、入力
セル数を計数する。

大ブロックを構成するＭｘＮ個のセルを受信すると、［
ＭＸＮ〕進カウンタ５１の計数値が「ＯＪとなる。この
計数値が「０」となる毎に切替スイッチ５２．７７が切
り替えられる。

切替スイッチ５２がＮ進カウンタ５３　（６２）側に設
定されると、このＮ進カウンタ５３　（６２）は、その
計数値により、受信したセルの小ブロック内におけるセ
ル位置（大ブロックにおける列）を表示する。

Ｎ進カウンタ５３　（６２）の計数値が１である場合に
は、セレクタ５５．５８（６４，６９）　　により、ア
クセス対象としてパリティ−セル保持メモ１Ｊ５６（６
５）、訂正禁止フラグ保持メモ’Ｊ　５９　（６８）の
１番目の要素が選択される。加算回路８０　（８１）は
、受信したセルとパリティ−セル保持メモリ５６　（６
５）の１番目のパリティ−セルとの間で、ビット位置毎
に２を法とする和をとり、その結果をパリティ−セル保
持メモリ５６〈６５）の１番目の要素に戻す。

ヘッダ識別回路６Ｈ７０）は、受信したセルのヘッダ部
を検査し、受信したセルがダミーセルである場合は、訂
正禁止フラグ保持メモ’Ｊ　５９　（６８）の１番目の
要素のフラグを変化させる。このフラグは２ビツト構戊
であり、 ■　両方のビットとも「０」ならば１ビツト目を「１」
にする。

■　１ビツト目のみ「１」ならば２ビツト目も「ｌ」に
する。

■　両方のビットが「１」ならば変化させない。

のように設定される。これにより、大ブロック内で同一
の列に二個以上のセル廃棄がある場合には、訂正禁止フ
ラグ保持メモ！Ｊ　５９　（６８）のその列に対応する
フラグが２ビット共に「１」になる。

パリティ−セル保持メモリ５６および訂正禁止フラグ保
持メモリ５９の組と、パリティ−セル保持メモリ６５お
よび訂正禁止フラグ保持メモリ６８の組とのうち、一方
には受信途中の大ブロックに対応する生成途中のパリイ
ー小ブロックおよび訂正禁止フラグが保持され、他方に
は直前に受信を終了した大ブロックに対応する完成した
パリティ−小ブロックおよび訂正禁止フラグが保持され
る。

〔ＭｘＮ〕進カウンタ７５は、ハ゛ツファ７８から出力
されたセル数を計数し、一つの大ブロックの送信が終了
して計数値が「０」になる毎に、切替スイッチ７１．７
２．７３を切り替える。これにより、出力している大ブ
ロックに対応するパリティ−セル保持メモリ５６または
６５と、訂正禁止フラグ保持メモリ５９または６８とに
アクセスできるようになる。

Ｎ進カウンタ７４は、出力されるセル数を計数すること
により、大ブロック内のそのセルが属する列を識別し、
パリティ−セル保持メモリ５６．６５および訂正禁止フ
ラグ保持メモリ５９．６８の対応する要素にアクセスで
きるようにする。

ヘッダ識別回路７９は、出力するセルのヘッダから通常
のセルとダミーセルとを判別し、大ブロックの中の最初
のダミーセルを検出すると、切替スイッチ７６を一旦中
立状態にし、セル出力を中断する。この間に入力された
セルは、バッファ７８に蓄えられる。セル出力が中断し
た状態でその大ブロックの受信が終了すると、［’ＭＸ
Ｎ〕進カウンタ５１の計数値が「０」となる。この時点
でヘッダ識別回路７９は、切替スイッチ７６の出力停止
を解除する。

この後にヘッダ識別回路７９は、出力するセルのヘッダ
部分を検査し、そのセルがダミーセルでありかつ対応す
る列位置の訂正禁止フラグの２ビツト目が「０」であれ
ば、切替スイッチ７６を切替スイッチ７１側に切り替え
てパリティ−セルを出力し、同時にそのダミーセルを切
替スイッチ７６において廃棄する。これにより、ダミー
セルがパリティ−セルに置き換えられ、セル廃棄が補償
される。

出力するのが通常のセルであるか、対応する列位置の訂
正禁止フラグが２ビット共に「１」であれば、切替スイ
ッチ７６をバッファ７８側に設定し、バッファ７８の出
力するセルをそのまま出力する。

以上の動作により、 ■　大ブロック内にセル廃棄がなければ、受信したセル
はそのまま出力されるので、遅延時間が極めて小さい。

■　大ブロック内の各列について、列内に二個以上のセ
ル廃棄がある列についてはセル廃棄を行わないので、誤
った補償を行うことがない。

■　セル廃棄補償を行う場合は大ブロック内の最初のダ
ミーセルの位置からバッファリングを行うので、廃棄補
償を行ってもセルの時間順序は保持される。

■　各列について列内の一個のセル廃棄を補償できるの
で、最大でＮ個の連続セル廃棄を補償できる。

等の効果が得られる。

第７図ないし第１１図は本発明の第二実施例を示す図で
あり、第７図は送信側装置のブロック構成図、第８図は
受信側装置内の小ブロック内セル廃棄補償回路のブロッ
ク構成図、第９図は受信側装置内の大ブロック内セル廃
棄補償回路のブロック構成図、第１０図は本実施例で使
用する小ブロックの構成図、第１１図は大ブロックの構
成図である。

この実施例装置は、２以上の整数Ｎ、Ｍに対してＮＸＭ
種類の順序番号を含むヘッダ部とデータ部とにより構成
されたセルを送信側装置から受信側装置に転送する装置
であり、小ブロックに誤り制御符号としてＣＮ、　Ｎ−
ｐ〕組織符号を用い、第ブロックに誤り制御符号として
〔Ｍ、Ｍ−ｑ〕組織符号を用いるものである。

この実施例では、小ブロックが、第１０図に示すように
、通常のデータセルＣＮ−ｐ〕個に対し、各セルのビッ
ト位置毎にＣＮ、　Ｎ−ｐ）符号化を用い、生成された
ｐビットの検査ビットを対応するビット位置に並べてｐ
個の検査ビットセルを生成し、通常のセルＣＮ−ｐ〕個
と検査ピットセル９個の合計Ｎ個のセルで小ブロックを
構成する。

また、大ブロックは、第１１図に示すように、データセ
ルＣＮ−ｐＥ個と検査ビットセル９個とから小ブロック
が構成される。この小ブロック〔Ｍ−ｑ）個について、
同じ列に属する〔Ｍ−ｑ）個のセルに対し、ビット位置
毎に〔Ｍ、　Ｍ−ｑ：）符号化を行い、生成されたｑビ
ットの検査ビットを対応するビット位置に並べてｑ個の
検査ビットセルを生成する。検査ビットセルは各列に対
応してＮ粗生成されるので、これによりＮ個の検査ビッ
トセルからなる検査ビット小ブロックがｑ個得られる。

通常の小ブロック〔Ｍ−ｑ）個と、検査ビット小ブロッ
クｑ個の合成Ｍ個の小ブロックにより、大ブロックが構
成される。

送信側装置は、第７図に示すように、１以上Ｎ未満の整
数ｐに対して〔Ｎ−ｐ〕個のセルの各ビット位置毎にデ
ータ部が［Ｎ−ｐ〕ビットで検査ビットがｐビットの符
号化を行う第一の符号化手段として、バッファ１０２、
〔Ｎ−ｐ〕進カウンタ１０３、アドレス生成回路１０４
、〔Ｎ−ｐ）セル分のメモリ１０５、ＣＮ、Ｎ−ｐ）ハ
ミング符号器１０６およびｐセル分のメモリ１０７を備
え、この第一の符号化手段の出力をｐ個の検査ビットセ
ルに挿入してｐ個の検査ビットセルを生成する手段とし
てアドレス生成回路１０８　、ｐ進カウンタ１０９およ
び２人力１出力の切替スイッチ１１０を備え、〔Ｎｐ〕
個のセルとｐ個の検査ビットセルとで一つの小ブロック
を構成し、１以上Ｍ未満の整数ｑに対して〔Ｍ−Ｑ〕個
の小ブロックのセル位置が同一のＮ組のセルについて、
ビット位置毎にデータ部が〔Ｍ−ｑ〕ビットで検査ビッ
トがｑビットの組織符号化を行う第二の符号化手段とし
て、バッファ１１１　、Ｎ進カウンタ１１２、〔Ｍ−ｑ
：］進カウンタ１１３、アドレス生成回路１１４　、Ｎ
ｘ　〔Ｍ−ｑ：］セル分のメモ！０１５　、〔Ｍ、　Ｍ
−ｑ：）ハミング符号器１１６、Ｎｘｑセル分のメモリ
１１７およびＮＸ〔Ｍ−ｑ）進カウンタ１２１を備え、
この第二の符号化手段の出力を同じ組のｑ個のセルの対
応するビット位置に挿入してｑ個×Ｎ組のセルを生成す
る手段としてアドレス生成回路１１８　、Ｎ進カウンタ
１１９　、ｑ進カウンタ１２０および２人力１出力の切
替スイッチ１２２を備える。

この送信側装置を動作させるには、初期設定として、Ｃ
Ｎ−ｐ〕進カウンタ１０３　、ｐ進カウンタ１０９　、
Ｎ進カウンタ１１２．１１９、〔Ｍ−ｑ〕進カウンタ１
１３　、Ｑ進カウンタ１２０およびＮＸ［：Ｍｑ〕進カ
ウンタ１２１の計数値を「Ｏ」とし、切替スイッチ１１
０をバッファ１０２側に設定し、切替スイッチ１２２を
バッファ１１１側に設定する。

送信すべきセルは入力端子１０１から入力され、バッフ
ァ１０２および切替スイッチ１１０を経由してバッファ
１１１　に入力される。このとき〔Ｎ−ｐ〕進カウンタ
１０３は、バッファ１０２から出力されるセルの数を計
数し、セルが〔Ｎ−ｐ：］個通過した時点で、切替スイ
ッチ１１０を切り替える。これによりバッファ１０２か
らのセル出力が停止し、その間の入力端子１０１からの
セルは、バッファ１０２に蓄積される。

メモリ１０５　は、バッファ１０２からバッファ１１１
に送られるセルのコピーを蓄積する。このメモリ１０５
のアドレス指定は、アドレス生成回路１０４により、〔
Ｎ−ｐ）進カウンタ１０３の計数値を用いて行われる。

〔Ｎ、Ｎ−ｐ）ハミング符号器１０６　は、メモリ１０
５にセルがＣＮ−ｐ）個蓄積された時点で、ビット位置
毎にＣＮ、　Ｎ−ｐ〕符号化を行う。この結果生成され
たｐ個の検査ビットセルは、メモリ１０７に蓄積され、
データセルＣＮ−ｐ）個に続いて、切替スイッチ１１０
を経由してバッファ１１１に入力される。

ｐ進カウンタ１０９は出力される検査ビットセル数を計
数し、アドレス生成回路１０８はメモリ１０７のアドレ
スを指定する。検査ビット小ブロックの出力が終了し、
ｐ進カウンタ１０９の計数値が「０」になると、その時
点で切替スイッチ１１０をバッファ１０２側に切り替え
る。

このようにして、データセル〔Ｎ−ｐ：１個および検査
ビットセル９個が順次切替スイッチ１１０から出力され
、小ブロックが形成される。

切替スイッチ１１０からバッファ１１１に入力されたセ
ルは、さらにスイッチ１２２を通過して出力される。こ
のときＮＸ［Ｍ−ｑｌ進カウンタ１２１　は、バッファ
１１１から出力されるセル数を計数し、セルがＮＸ（Ｍ
−ｑ）通過過した時点で切替スイッチ１２２を切り替え
る。これによりバッファ１１１からのセル出力が停止し
、その間における切替スイッチ１１０からのセルはバッ
ファ１１１　に蓄積される。

メモリ１１５　は、バッファ１１１から切替スイッチ１
２２に送られるセルのコピーを蓄積する。〔Ｍ。

Ｍ−ｑ〕ハミング符号器１１６は、セルがＮＸＩ：Ｍ−
ｐ〕個蓄積された時点で、メモリ１１５に蓄積された〔
Ｍ−９１個の小ブロックのセル位置毎に列を構成し、各
列に属する〔Ｍ−９１個のセルについて、そのビット位
置毎に〔Ｍ、Ｍ−ｑ）符号化を行う。これによりｑ個の
検査ビットセルがＮｕ得られ、これをｑ個の検査ビット
小ブロックとしてメモリ１１７に蓄積する。メモ１Ｊ１
１７に蓄積された検査ビット小ブロックは、通常の小ブ
ロック〔Ｍ−ｑ）個に続いて、切替スイッチ１２２を経
由して順次出力される。

Ｎ進カウンタ１１９、ｑ進カウンタ１２０　は、出力さ
れる検査ビット小ブロル内のセル数を計数し、アドレス
生成回路Ｈ８によりメモリ１１７のアドレス指定を行う
。また、検査ビット小ブロックの出力が終了してｑ進カ
ウンタ１２０の計数値が「０」に戻った時点で、切替ス
イッチ１２２をバッファ１１１側に切り替える。

このようにして、大ブロックが懲戒される。

本実施例で用いられる受信側装置の基本的な構成は第２
図に示した第〜実施例のものと同等である。すなわち、
受信セルを入力端子２１からセル廃棄検出およびダミー
セル挿入回路２２に入力し、このセル廃棄検出およびダ
ミーセル挿入回路２２がセルのヘッダ部の順序番号から
セル廃棄を検出して廃棄されたセル位置にダミーセルを
挿入し、小ブロック内セル廃棄補償回路２３が小ブロッ
ク内のパリティ−セルを用いて補償可能なセル廃棄を補
償する。大ブロック内セル廃棄補償回路２４はパリティ
−小ブロックを用いて補償可能なセル廃棄を補償する。

小ブロック内セル廃棄補償回路２３は、第８図に示すよ
うに、小ブロック内でセル廃棄補償を行うために、Ｎ進
カウンタ１４１．１人力２出力の切替スイッチ１４３　
、Ｎ進カウンタ１４４．１４９．１５７、アドレス生成
回路１４５．１５０、Ｎセル分のメモリ１４６．１５１
、ＣＮ、Ｎ−ｐ）ハミング復号器１４７．１５２、Ｎセ
ル分のメモリ１４８．１５３．１人力２出力の切替スイ
ッチ１５４、アドレス生成回路１５５．２人力１出力の
切替スイッチ１５６．１５８．１６０およびバッファ１
６２を備え、小ブロック内の最初のダミーセルを検出し
てセルの出力を停止する手段としてヘッダ識別回路１５
９を備え、廃棄補償が終了した後にセル出力を再開する
手段としてＮ進カウンタ１４１の出力がヘッダ識別回路
１５９に接続される。

また、小ブロック内に挿入されたダミーセルの数からそ
の小ブロック内でのセル廃棄補償が可能かどうかを判断
する手段と、この判断する手段が不可能と判断したとき
には廃棄補償を中止してセル出力を再開する手段とは、
〔Ｎ、　Ｎ−ｐ：］ハミング復号器１４？　、１５２に
より実現される。

この小ブロック内セル廃棄補償回路２３を動作させるに
は、まず、初期設定として、Ｎ進カウンタ１４１．１４
４．１４９および１５７の値をすべて「０」にし、切替
スイッチ１４３．１５ｇをＮ進カウンタ１４４側に設定
し、切替スイッチ１５４．１５６をメモリ１４８側に設
定し、切替スイッチ１６０を切替スイッチ１５８側に設
定する。

入力端子１６１より入力されたセルは、切替スイッチ１
４３．１５８　、バッファ１６２および切替スイッチ１
６０を通過して出力される。この間にＮ進カウンタ１４
１は人力セル数を計数し、小ブロックの受信が終了して
計数値が「０」となる毎に、切替スイッチ１４３．１５
８を切り替える。

メモ’Ｊ１４６．１５１　は、切替スイッチ１４３から
切替スイッチ１５８に通過したセルのコピーを蓄積する
。ＣＮ、Ｎ−ｐｌハミング復号器１４７．１５２は、メ
モＩＪ１４６．１５１　に小ブロックの蓄積が終了した
時点で、その小ブロックについての復号を行う。

このとき、小ブロック内のダミーセルの数が訂正能力の
範囲内であれば訂正を行い、ダミーセルの数が訂正能力
を越えていれば訂正は行わず、入力されたまま出力する
。

メモ！Ｊ１４６．１５１　は、その一方が現在受信中の
セルを蓄積し、他方は直前に受信が終了した小ブロック
のセルを蓄積する。〔Ｎ、　Ｎ−ｐ〕ハミング復号器１
４７．１５２は、小ブロックの受信が終了した時点で復
号を行い、メモＩＪ　１４８．１５３にその小ブロック
に対応する訂正後の小ブロックを蓄積する。

Ｎ進カウンタ１５７　は出力されるセル数を計数し、切
替スイッチ１５４．１５６が現在出力している小ブロッ
クに対応するメモリ１４８または１５３を選択する。

ヘッダ識別回路１５９は、ダミーセルを検出すると、切
替スイッチ１６０を中位にしてバッファ１６２からの出
力を停止する。その後、小ブロックの受信が終了してＮ
進カウンタ１４１の計数値が「０」になった時点で、切
替スイッチ１６０を切替スイッチ１５６側に切り替え、
メモリ１４８まはた１５３からの訂正済のセルを出力す
る。このとき、ダミーセルの検出により出力を停止した
位置がＮ進カウンタ１５７に記憶されているので、アド
レス生成回路１５５はこの値に基づいてアドレスを生威
し、メモリ１４８または１５３からの出力を行う。バッ
ファ１６２に蓄積されているセルのうち、メモ！Ｊ１４
８．１５３から出力されるセルに対応するセルは廃棄さ
れる。

以上の動作により、 ■　小ブロック内にセル廃棄がない場合は、入力された
セルはそのまま通過する。したがって、その場合の遅延
時間は極めて小さい。

■　セル廃棄補償を行う場合は、小ブロック内の最初の
ダミーセルの位置からバッファリングを行うので、廃棄
補償を行ってもセルの時間順序は保存される。

■　小ブロック内に訂正能力の範囲を越えたセル廃棄が
あった場合は、ダミーセルのまま出力する。したがって
、誤った訂正が行われることはない。

等の効果が得られる。

大ブロック内セル廃棄補償回路は、第９図に示すように
、大ブロック内セル廃棄補償を行うため、〔ＭＸＮＩ進
カウンタ１７１　、１人力２出力の切替スイッチ１７２
　、Ｎ進カウンタ１７３．１７９　、Ｎ進カウンタ１７
４．１８０、アドレス生成回路１７５．１８４、Ｎ×Ｍ
セル分のメモリ１７６．１８３、Ｉ：Ｍ、Ｍ−Ｑ］ハミ
ング復号器１７７．１８１　、ＮＸＭセル分のメモリ１
７８．１８２．２人力１出力の切替スイッチ１８５．１
８６．１９２、アドレス生成回路１８７、Ｎ進カウンタ
１８８　、Ｎ進カウンタ１８９、バッファ１９１．２人
力２１出力の切替スイッチ１９０を備え、大ブロック内
の最初のダミーセルを検出してセルの出力を停止する手
段としてヘッダ識別回路１９４を備え、廃棄補償が終了
した後にセル出力を再開する手段として〔ＮＸＭ）進カ
ウンタ１７１の出力がヘッダ識別回路１９４に接続され
る。

また、大ブロック内の各列について列内のダミーセルの
数から列内で廃棄補償が可能かどうかを判断する手段と
、この手段が不可能と判断したときには廃棄補償を中止
してセル出力を再開する手段とは、〔Ｍ、Ｍ−ｑ〕ハミ
ング復号器１７７．１８１により実現される。

初期状態として、ＣＮＸＭＮＸカフンタ１７１、Ｎ進カ
ウンタ１７３．１７９．１８９　、Ｎ進カウンタ１７４
．１８０．１８８の値をすべて「０」にし、切替スイッ
チ１７２．１９２をメモリ１７６側に設定し、切替スイ
ッチ１８５．１８６をメモリ１７８側に設定し、切替ス
イッチ１９０をバッファ１９１側に設定する。

入力端子１９３より入力されたセルは、切替スイッチ１
７２．１９２、バッファ１９１、切替スイッチ１９０を
通過して出力される。入力端子１９３から人力されたセ
ルからダミーセルが検出されず、廃棄補償を行わない場
合には、人力されたセルをそのまま出力する。したがっ
て、信号処理による遅延は極めて小さい。

〔ＮＸＭ）進カウンタ１７１は、人力セル数を計数し、
大ブロックの受信が終了して計数値が「０」となる毎に
、切替スイッチ１７２．１９２を切り替える。

Ｎ進カウンタ１８９は切替スイッチ１９０から出力され
るセルの数を計数し、Ｎ進カウンタ１８８はＮ進カウン
タ１８９の計数値が「０」となった回数を計数する。し
たがって、大ブロックの出力が終了するとＮ進カウンタ
１８８の計数値は「０」となる。

切替スイッチ１８５．１８６　は、Ｎ進カウンタ１８８
の計数値が「０」となる毎に切り替えられ、メモＩＪ　
１７８．１８２のうち、出力中の大ブロックに対応する
セルを蓄積している側を選択する。

メモリ１７６．１８３　は、切替スイッチ１７２から切
替スイッチ１９２に通過するセルのコピーを蓄積する。

〔Ｍ、Ｍ−ｑｌハミング復号器１７７．１８１　は、大
ブロック全体がメモ！Ｊ　１７６．１８３　に蓄積され
た段階で復号を行う。このとき〔Ｍ、　Ｍ−ｑ〕ハミン
グ復号器１７７．１８１　は、大ブロックの各列につい
てダミーセルの数を計数し、訂正能力の範囲内であれば
訂正を行い、範囲を越えていれば訂正を行わずにそのま
ま出力する。

ヘッダ識別回路１９４は、バッファ１９１から出力され
るセルのヘッダを監視してダミーセルを検出する。さら
にヘッダ識別回路１９４は、ダミーセルが検出された時
点で切替スイッチ１９０を制御し、バッファ１９０から
のセル出力を停止する。その間に出力されるセルは、バ
ッファ１９１に蓄積される。

セル出力が中断した状態でその大ブロックの受信が終了
し、メモ！７１７８．１８２に訂正の完了したセルが生
成されると、Ｉ”Ｎ×Ｍ：）進カウンタ１７１の計数値
が「０」となる。これを受けて、ヘッダ識別回路１９４
は、切替スイッチ１９０を切替スイッチ１８６側に切り
替え、メモリ１７８または１８２に生成された訂正済み
のセルを出力する。これと同時に、バッファ１９１に蓄
積されているセルのうち訂正されたセルに対応するセル
は廃棄される。

ヘッダ識別回路１９４の検出したダミーセルの大ブロッ
ク内の位置は、Ｍ進カウンタ１８８の計数値とＮ進カウ
ンタ１８９の計数値とから計算できる。

アドレス生成回路１８７は、これらの計数値からアドレ
スを生威し、メモリ１７８．１８２に生成されたセルの
うち、検出されたダミーセルに対応するセルを出力する
。

大ブロックの出力が終了するとＭ進カウンタ１８８の計
数値が「０」となり、これにより切替スイッチ１９０が
バッファ１９１側に切り替わる。

以上の動作により、 ■　大ブロック内にセル廃棄がなければ、受信したセル
はそのまま出力されるので、遅延時間が極めて小さい。

■　大ブロック内の各列について、列内に訂正能力範囲
を越えた数のセル廃棄がある列についてはセル廃棄を行
わないので、誤った補償を行うことがない。

■　セル廃棄補償を行う場合は大ブロック内の最初のダ
ミーセルの位置からバッファリングを行うので、廃棄補
償を行ってもセルの時間順序は保持される。

■　列方向にセル廃棄補償を行うので、Ｎ個以上の連続
セル廃棄を補償できる。

等の効果が得られる。

〔発明の効果〕

以上説明したように、本発明のセル送受信装置は、 ■　Ｎ個の連続セル廃棄を補償することができ、■　送
信側の信号処理遅延がほとんどなく、■　セル廃棄がな
い場合は受信側での信号処理遅延はほとんどなく、 ■　小ブロック内のみでセル廃棄補償が可能ならばその
ときの信号処理遅延はかなり小さく、■　小ブロック内
で補償できないセル廃棄を補償する場合には、その小ブ
ロックが属する大ブロック内の最初に廃棄補償を行うセ
ル以前のセルは、バッファ内で待機する必要がな（、■
　セル廃棄補償を行ってもセル時間順序が保存される 効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例セル送受信装置における送信
側装置のブロック構成図。 第２図は受信側装置のブロック構成図。 第３図は受信側装置内の小ブロック内セル廃棄補償回路
のブロック構成図。 第４図は受信側装置内の大ブロック内セル廃棄補償回路
のブロック構成図。 第５図は小ブロックの構成図。 第６図は大ブロックの構成図。 第７図は本発明第二実施例セル送受信装置における送信
側装置のブロック構成図。 第８図は受信側装置内の小ブロック内セル廃棄補償回路
のブロック構成図。 第９図は受信側装置内の大ブロック内セル廃棄補償回路
のブロック構成図。 第１０図は小ブロックの構成図。 第１１図は大ブロックの構成図。 第１２図は従来例パリティ−セル配置図。 １．２１．３１．１０１．１６１．１９３・・・入力端
子、２．４１．７８・・・バッファ、３・・・〔Ｎ−１
）進カウンタ、４・・・パリティ−セル保持メモリ、５
．１３．３５．３７．８０、８１・・・加算回路、６．
１０．１４．３４．３９．４０．４４．５２．７１．７
２．７３．７６．７７．１１０．１２２．１４３．１４
３．１５４．１５６．１５８．１６０．１７２．１８５
．１８６．１９０．１９２・・・切替スイッチ、７．１
０２．１１１．１６２．１９１・・・バッファ、８・・
・Ｎｘ　〔Ｍ−１）進カウンタ、９．１５．３２．４２
．５３．７４．１１２．１１９．１４１．１４４．１４
９．１５７．１７３．１７９．１８９・・・Ｎ進カウン
タ、ＩＬ　５５．５７．５８．６０．６４．６６．６７
．６９・・・セレクタ、１２．３６．３８．５６．６５
・・・パリティ−セル保持メモリ、２２−・・セル廃棄
検出およびダミーセル挿入回路、２３・・・小ブロック
内セル廃棄補償回路、２４・・・大ブロック内セル廃棄
補償回路、３３．６１．７０．７９．１５９．１９４・
・・ヘッダ識別回路、５１．７５・・・〔ＭＸＮ〕進カ
ウンタ、５４．６３・・・スイッチ、５９．６８・・・
訂正禁止フラグ保持メモリ、１０３・・・〔Ｎ−ｐ〕進
カウンタ、１０４．１０８．１１４．１１８．１４５．
１５０．１５５．１７５．１８４．１８７・・・アドレ
ス生成回路、１０５．１０７．１１５．１１７．１４６
．１４８．１５１．１５３．１７６．１７８．１８２．
１８３・・・メモリ、１０６・・・ＣＮ、Ｎ−ｐ）ハミ
ング符号器、１０９・・・ｐ進カウンタ、１１３・・・
〔Ｍ−ｑ〕進カウンタ、１１６・・・〔Ｍ、Ｍ−ｑ：］
ハミング符号器、１２０・・・ｑ進カウンタ、１２１・
・・ＮＸ（Ｍ−ｑ〕進カウンタ、１４７．１５２　・・
・ＣＮ、Ｎ−ｐ〕ハミング復号器、１７１　＝−〔Ｎ×
Ｍ）進カウンタ、１７４．１８０．１８８・・・Ｍ進カ
ウンタ、１７７．１８１・・・〔Ｍ、　　Ｍ−ｑｌハミ
ング復号器。 ）１＼フ゛ロツフ

Claims (1)

1. 【特許請求の範囲】 １、２以上の整数Ｎ、Ｍに対してＮ×Ｍ種類の順序番号
   を含むヘッダ部とデータ部とにより構成されたセルを送
   信側装置から受信側装置に転送するセル送受信装置にお
   いて、 前記送信側装置は、 １以上Ｎ未満の整数ｐに対して〔Ｎ−ｐ〕個のセルの各
   ビット位置毎にデータ部が〔Ｎ−ｐ〕ビットで検査ビッ
   トがｐビットの符号化を行う第一の符号化手段と、 この第一の符号化手段の出力をｐ個の検査ビットセルに
   挿入してｐ個の検査ビットセルを生成する手段と、 前記〔Ｎ−ｐ〕個のセルと前記ｐ個の検査ビットセルと
   で一つの小ブロックを構成し、１以上Ｍ未満の整数ｑに
   対して〔Ｍ−ｑ〕個の小ブロックのセル位置が同一のＮ
   組のセルについて、ビット位置毎にデータ部が〔Ｍ−ｑ
   〕ビットで検査ビットがｑビットの組織符号化を行う第
   二の符号化手段と、 この第二の符号化手段の出力を同じ組のｑ個のセルの対
   応するビット位置に挿入してｑ個×Ｎ組のセルを生成す
   る手段と を含み、 前記受信側装置は、 小ブロック内のＮ個のセルについて前記第一の符号化手
   段と逆論理により復号化してその小ブロック内でセル廃
   棄補償を行う第一のセル廃棄補償手段と、 前記第二の符号化手段と逆論理により復号化して大ブロ
   ック内のセル位置が同一のセルのセル廃棄補償を行う第
   二のセル廃棄補償手段と を含み、 前記第一のセル廃棄補償手段は、小ブロック内の最初の
   ダミーセルを検出してセルの出力を停止する手段と、廃
   棄補償が終了した後にセル出力を再開する手段とを含み
   、 前記第二のセル廃棄補償手段は、大ブロック内の最初の
   ダミーセルを検出してセルの出力を停止する手段と、廃
   棄補償が終了した後にセル出力を再開する手段とを含む ことを特徴とするセル送受信装置。