JPH03255523A - 信号伝搬回路 - Google Patents
信号伝搬回路Info
- Publication number
- JPH03255523A JPH03255523A JP5542290A JP5542290A JPH03255523A JP H03255523 A JPH03255523 A JP H03255523A JP 5542290 A JP5542290 A JP 5542290A JP 5542290 A JP5542290 A JP 5542290A JP H03255523 A JPH03255523 A JP H03255523A
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- JP
- Japan
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- bipolar transistor
- signal propagation
- npn type
- type bipolar
- npn bipolar
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- Pending
Links
- 230000001902 propagating effect Effects 0.000 title abstract 2
- FLDALJIYKQCYHH-UHFFFAOYSA-N plutonium(IV) oxide Inorganic materials [O-2].[O-2].[Pu+4] FLDALJIYKQCYHH-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体回路に関し、特に電気信号の伝達を高速
に行う信号伝搬回路に関する。
に行う信号伝搬回路に関する。
［従来の技術］
従来、この種の信号伝搬回路は、ＭＯＳＦＥＴのみによ
り構成されている。
り構成されている。
第３図は信号伝搬回路の従来例を示す加算器における４
ビツトキャリー伝搬回路の回路図である。
ビツトキャリー伝搬回路の回路図である。
このキャリー伝搬回路は、Ｎチャネル型ＭＯＳＦＥＴ（
以下ＮＭＯ５という）１〜４を直列に接続することによ
りこれをキャリーラインとし、この各々の接続点および
キャリーラインの両端と接地間にＮＭＯ５５〜９が、ま
た前記各々の接続点およびキャリーラインの両端と電源
電圧２７間にＰチャネル型ＭＯＳＦＥＴ （以下ＰＭＯ
５という）１０〜１４が接続され、キャリーラインの一
方の端である８ＭＯ５４とＮＭＯ５９とＰＭＯ５１４の
接続点にインバータ２６の入力が接続され、インバータ
２６の出力を出方端子としている。また、ＮＭＯ５Ｉ〜
４のゲートには各ビットの加算結果入力端子２０〜２３
が接続され、８ＭＯ５５のゲートには下位ビットからの
桁上げ信号か入力される桁上げ信号入力端子１５か接続
され、ＮＭＯ５６〜９のゲートには各ビットの桁上げ信
号が人力される桁上げ信号入力端子１６〜１９が接続さ
れ、ＰＭＯ５ＩＯ〜１４のゲートにはクロック入力端子
２４が接続されている。
以下ＮＭＯ５という）１〜４を直列に接続することによ
りこれをキャリーラインとし、この各々の接続点および
キャリーラインの両端と接地間にＮＭＯ５５〜９が、ま
た前記各々の接続点およびキャリーラインの両端と電源
電圧２７間にＰチャネル型ＭＯＳＦＥＴ （以下ＰＭＯ
５という）１０〜１４が接続され、キャリーラインの一
方の端である８ＭＯ５４とＮＭＯ５９とＰＭＯ５１４の
接続点にインバータ２６の入力が接続され、インバータ
２６の出力を出方端子としている。また、ＮＭＯ５Ｉ〜
４のゲートには各ビットの加算結果入力端子２０〜２３
が接続され、８ＭＯ５５のゲートには下位ビットからの
桁上げ信号か入力される桁上げ信号入力端子１５か接続
され、ＮＭＯ５６〜９のゲートには各ビットの桁上げ信
号が人力される桁上げ信号入力端子１６〜１９が接続さ
れ、ＰＭＯ５ＩＯ〜１４のゲートにはクロック入力端子
２４が接続されている。
この場合、クロック端子２４にロウレベルの電圧を印加
することによりＰＭＯ３ＩＯ〜１４が導通状態になり、
キャリーラインをハイレベルにプリチャージしたのち、
クロック入力端子２４にハイレベルの電圧を印加しＰＭ
Ｏ５ＩＯ〜１４を非導通状態にする。このときＮＭＯ５
１〜９のゲートにはロウレベルの電圧を印加させ、ＮＭ
Ｏ５Ｉ〜９を非導通状態にさせておく。しかるのちに、
加算結果入力端子２０〜２３および桁上げ信号入力端子
１５〜１９に信号を人力させ、その演算結果をインバー
タ２６を通して出力端子２５へ出力する。
することによりＰＭＯ３ＩＯ〜１４が導通状態になり、
キャリーラインをハイレベルにプリチャージしたのち、
クロック入力端子２４にハイレベルの電圧を印加しＰＭ
Ｏ５ＩＯ〜１４を非導通状態にする。このときＮＭＯ５
１〜９のゲートにはロウレベルの電圧を印加させ、ＮＭ
Ｏ５Ｉ〜９を非導通状態にさせておく。しかるのちに、
加算結果入力端子２０〜２３および桁上げ信号入力端子
１５〜１９に信号を人力させ、その演算結果をインバー
タ２６を通して出力端子２５へ出力する。
［発明が解決しようとする課！］
上述した従来のキャリー伝搬回路は、キャリーラインの
論理振幅がインバータの論理振幅となる（通常電源電圧
の１／２程度）ため、キャリー伝搬の高速動作に不向き
てあり、またキャリーラインをプリチャージする必要が
あるためタイミンク設計かむすかしく、かつプリチャー
ジ期間のため高速性を損うという欠点がある。
論理振幅がインバータの論理振幅となる（通常電源電圧
の１／２程度）ため、キャリー伝搬の高速動作に不向き
てあり、またキャリーラインをプリチャージする必要が
あるためタイミンク設計かむすかしく、かつプリチャー
ジ期間のため高速性を損うという欠点がある。
本発明の目的は、信号伝搬線のプリチャージ期間がなく
、高速動作を行なえる信号伝搬回路を提供することであ
る。
、高速動作を行なえる信号伝搬回路を提供することであ
る。
［課題を解決するための手段］
本発明の信号伝搬回路は、第１および第２のＰｕＯ２の
ソースがそれぞれ電源に接続され、第１のＰｕＯ２のド
レインが第１のエミッタ接地ＮＰＮ型バイポーラトラン
ジスタのコレクタに接続されて出力端子となり、第２の
ＰｕＯ２のドレインおよびゲートと第１のＰｕＯ２のゲ
ートと第２のエミッタ接地ＮＰＮ型バイポーラトランジ
スタのコレクタが接続され、第１および第２のエミッタ
接地ＮＰＮ型バイポーラトランジスタのベース・電源間
に抵抗素子かそれぞれ接続され、第１のＮＰＮ型バイポ
ーラトランジスタのベースに信号伝搬線が接続されてい
る。
ソースがそれぞれ電源に接続され、第１のＰｕＯ２のド
レインが第１のエミッタ接地ＮＰＮ型バイポーラトラン
ジスタのコレクタに接続されて出力端子となり、第２の
ＰｕＯ２のドレインおよびゲートと第１のＰｕＯ２のゲ
ートと第２のエミッタ接地ＮＰＮ型バイポーラトランジ
スタのコレクタが接続され、第１および第２のエミッタ
接地ＮＰＮ型バイポーラトランジスタのベース・電源間
に抵抗素子かそれぞれ接続され、第１のＮＰＮ型バイポ
ーラトランジスタのベースに信号伝搬線が接続されてい
る。
［作用コ
本発明は、インバータの代わりに、ＮＰＮ型バイポーラ
トランジスタとＰｕＯ２により構成されたカレントミラ
ー回路を使用し、またプリチャージ用トランジスタであ
るＰｕＯ２を削除したものである。
トランジスタとＰｕＯ２により構成されたカレントミラ
ー回路を使用し、またプリチャージ用トランジスタであ
るＰｕＯ２を削除したものである。
したがって、信号伝搬線のプリチャージ期間がなくなり
、高速動作が可能となる。
、高速動作が可能となる。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例である加算器における４
ビツトキャリー伝搬回路の回路図である。
ビツトキャリー伝搬回路の回路図である。
本実施例のキャリー伝搬回路は、ソースが電源電圧２７
に接続されたＰｕＯ５２８と、ソースが電源電圧２８に
、ゲートとドレインがＰｕＯ５２Ｂのゲートに接続され
たＰＭＯＳ２９と、コレクタがそれぞれＰｕＯ５２８，
２９のドレインに接続されたエミッタ接地ＮＰＮ型バイ
ポーラトランジスタ３０．３１で構成されるカレントミ
ラー回路４０のバイポーラトランジスタ３０のベースに
、ＮＭＯ５１〜４が直列に接続されて構成されるキャリ
ーラインの片端が接続され、ＮＭＯ５Ｉ〜４の各接続点
およびキャリーラインの両端と接地間に８ＭＯ５５〜９
か接続され、ＮＭＯ５Ｉ〜４のゲートがそれぞれ加算結
果入力端子２０〜２３に接続され、８ＭＯ５５〜９のケ
ートかそれぞれ桁上げ信号入力端子１５〜１９に接続さ
れ、ＮＰＮ型バイポーラトランジスタ３０゜３１のベー
スと電源電圧２７間に抵抗値の等しい抵抗素子３２．３
３か接続され、ＮＰＮ型バイポーラトランジスタ３０の
コレクタを出力端子２５として構成されている。ここで
、抵抗素子３２．３３をＭＯＳＦＥＴで構成してもよい
。
に接続されたＰｕＯ５２８と、ソースが電源電圧２８に
、ゲートとドレインがＰｕＯ５２Ｂのゲートに接続され
たＰＭＯＳ２９と、コレクタがそれぞれＰｕＯ５２８，
２９のドレインに接続されたエミッタ接地ＮＰＮ型バイ
ポーラトランジスタ３０．３１で構成されるカレントミ
ラー回路４０のバイポーラトランジスタ３０のベースに
、ＮＭＯ５１〜４が直列に接続されて構成されるキャリ
ーラインの片端が接続され、ＮＭＯ５Ｉ〜４の各接続点
およびキャリーラインの両端と接地間に８ＭＯ５５〜９
か接続され、ＮＭＯ５Ｉ〜４のゲートがそれぞれ加算結
果入力端子２０〜２３に接続され、８ＭＯ５５〜９のケ
ートかそれぞれ桁上げ信号入力端子１５〜１９に接続さ
れ、ＮＰＮ型バイポーラトランジスタ３０゜３１のベー
スと電源電圧２７間に抵抗値の等しい抵抗素子３２．３
３か接続され、ＮＰＮ型バイポーラトランジスタ３０の
コレクタを出力端子２５として構成されている。ここで
、抵抗素子３２．３３をＭＯＳＦＥＴで構成してもよい
。
次に、本実施例のキャリー伝搬回路の動作を説明する。
桁上げ信号入力端子１５〜１９および加算結果入力端子
２０〜２３に信号を印加すると、ＮＭＯ５Ｉ〜９の論理
と抵抗素子３２によりＮＰＮ型バイポーラトランジスタ
３０のベース電位が決まる。ここで、ＮＰＮ型バイポー
ラトランジスタ３０のベース電位がハイレベルになる場
合、ベース電位はＮＰＮ型バイポーラトランジスタのベ
ース・エミッタ順方向電圧をわずかに越える電圧（０，
８Ｖ程度）になるように抵抗素子３２．３３を設計する
必要がある。また、ＰＭＯ５２８のチャネル幅をＰＭＯ
５２９のチャネル幅よりわずかに小さくしておく。この
とき、抵抗素子３２．３３によりベース電流が流れＮＰ
Ｎ型バイポーラトランジスタ３０および３１は導通状態
になるが、ＰＭＯ５２Ｂに流れるドレイン電流はＰＭＯ
５２９に流れるドレイン電流より少ないため、出力端子
２５にはロウレベルの電位が出力されることになる。
２０〜２３に信号を印加すると、ＮＭＯ５Ｉ〜９の論理
と抵抗素子３２によりＮＰＮ型バイポーラトランジスタ
３０のベース電位が決まる。ここで、ＮＰＮ型バイポー
ラトランジスタ３０のベース電位がハイレベルになる場
合、ベース電位はＮＰＮ型バイポーラトランジスタのベ
ース・エミッタ順方向電圧をわずかに越える電圧（０，
８Ｖ程度）になるように抵抗素子３２．３３を設計する
必要がある。また、ＰＭＯ５２８のチャネル幅をＰＭＯ
５２９のチャネル幅よりわずかに小さくしておく。この
とき、抵抗素子３２．３３によりベース電流が流れＮＰ
Ｎ型バイポーラトランジスタ３０および３１は導通状態
になるが、ＰＭＯ５２Ｂに流れるドレイン電流はＰＭＯ
５２９に流れるドレイン電流より少ないため、出力端子
２５にはロウレベルの電位が出力されることになる。
ＮＰＮ型バイポーラトランジスタ３０のベース電位がロ
ウレベルになる場合には、ＮＰＮ型バイポーラトランジ
スタ３０のベース電荷はＮＭＯ５５〜９のいずれかによ
って引き抜かれるため、ＮＰＮ型バイポーラトランジス
タ３０は非導通状態になる。そのため出力端子２５には
ハイレベルの電位が出力される。この際、ＮＰＮ型バイ
ポーラトランジスタ３０のベース電位はベース・エミッ
タ順方向電位を下まわればよいため、論理振幅は極めて
小さくなり、高速動作が可能となる。
ウレベルになる場合には、ＮＰＮ型バイポーラトランジ
スタ３０のベース電荷はＮＭＯ５５〜９のいずれかによ
って引き抜かれるため、ＮＰＮ型バイポーラトランジス
タ３０は非導通状態になる。そのため出力端子２５には
ハイレベルの電位が出力される。この際、ＮＰＮ型バイ
ポーラトランジスタ３０のベース電位はベース・エミッ
タ順方向電位を下まわればよいため、論理振幅は極めて
小さくなり、高速動作が可能となる。
第２図は本発明の第２の実施例の信号伝搬回路の回路図
である。
である。
本実施例はレジスタセル３５が記憶している信号をトラ
ンスファケート３７、カレントミラー回路４０、クロッ
クドインバータ３４を通してレジスタセル３６へ伝搬す
るものである。カレントミラー回路４０における信号伝
搬の動作は第１の実施例とまったく同じなので省略する
。
ンスファケート３７、カレントミラー回路４０、クロッ
クドインバータ３４を通してレジスタセル３６へ伝搬す
るものである。カレントミラー回路４０における信号伝
搬の動作は第１の実施例とまったく同じなので省略する
。
このように、本実施例は、ダイナミック信号伝搬線のす
べてに応用できるという利点がある。
べてに応用できるという利点がある。
［発明の効果コ
以上説明したように本発明は、ＮＰＮ型バイポーラトラ
ンジスタとＰＭＯ５と抵抗素子によって構成されるカレ
ントミラー回路を信号伝搬に使用し、信号伝搬線の電位
振幅を小さく抑えることにより、信号伝搬線のプリチャ
ージ期間をなくし、高速動作を行えるという大きな効果
がある。
ンジスタとＰＭＯ５と抵抗素子によって構成されるカレ
ントミラー回路を信号伝搬に使用し、信号伝搬線の電位
振幅を小さく抑えることにより、信号伝搬線のプリチャ
ージ期間をなくし、高速動作を行えるという大きな効果
がある。
第１図は本発明の第１の実施例の信号伝搬回路の回路図
、第２図は本発明の第２実施例の信号伝搬回路の回路図
、第３図は従来例の回路図である。 １〜９・・・８ＭＯ５ １０〜１４．２８〜２９・・・ＰＭＯ５１５〜１９・・
・桁上げ信号入力端子 ２０〜２３・・・加算結果入力端子 ２４・・・クロック信号入力端子 ２５・・・出力端子 ２６・・・インバータ ２７・・・電源電圧 ３０．３１−・・ＮＰＮ型バイポーラトランジスタ３２
．３３−・・抵抗素子 ３４・・・クロックドインバータ ３５．３６・・・レジスタセル ３７・・・トランスファゲート ４０・・・カレントミラー回路
、第２図は本発明の第２実施例の信号伝搬回路の回路図
、第３図は従来例の回路図である。 １〜９・・・８ＭＯ５ １０〜１４．２８〜２９・・・ＰＭＯ５１５〜１９・・
・桁上げ信号入力端子 ２０〜２３・・・加算結果入力端子 ２４・・・クロック信号入力端子 ２５・・・出力端子 ２６・・・インバータ ２７・・・電源電圧 ３０．３１−・・ＮＰＮ型バイポーラトランジスタ３２
．３３−・・抵抗素子 ３４・・・クロックドインバータ ３５．３６・・・レジスタセル ３７・・・トランスファゲート ４０・・・カレントミラー回路
Claims (1)
- １、第１および第２のＰチャネル型ＭＯＳＦＥＴのソー
スがそれぞれ電源に接続され、第１のＰチャネル型ＭＯ
ＳＦＥＴのドレインが第１のエミッタ接地ＮＰＮ型バイ
ポーラトランジスタのコレクタに接続されて出力端子と
なり、第２のＰチャネル型ＭＯＳＦＥＴのドレインおよ
びゲートと第１のＰチャネル型ＭＯＳＦＥＴのゲートお
よび第２のエミッタ接地ＮＰＮ型バイポーラトランジス
タのコレクタが接続され、第１および第２のエミッタ接
地ＮＰＮ型バイポーラトランジスタのベース・電源間に
抵抗素子がそれぞれ接続され、第１のＮＰＮ型バイポー
ラトランジスタのベースに信号伝搬線の出力端が接続さ
れている信号伝搬回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5542290A JPH03255523A (ja) | 1990-03-06 | 1990-03-06 | 信号伝搬回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5542290A JPH03255523A (ja) | 1990-03-06 | 1990-03-06 | 信号伝搬回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255523A true JPH03255523A (ja) | 1991-11-14 |
Family
ID=12998141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5542290A Pending JPH03255523A (ja) | 1990-03-06 | 1990-03-06 | 信号伝搬回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008054766A3 (en) * | 2006-10-31 | 2008-07-03 | Skyworks Solutions Inc | System and method for pre-charging a current mirror |
| US7994861B2 (en) | 2006-10-31 | 2011-08-09 | Skyworks Solutions, Inc. | System and method for pre-charging a current mirror |
-
1990
- 1990-03-06 JP JP5542290A patent/JPH03255523A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008054766A3 (en) * | 2006-10-31 | 2008-07-03 | Skyworks Solutions Inc | System and method for pre-charging a current mirror |
| US7994861B2 (en) | 2006-10-31 | 2011-08-09 | Skyworks Solutions, Inc. | System and method for pre-charging a current mirror |
| US8598953B2 (en) | 2006-10-31 | 2013-12-03 | Skyworks Solutions, Inc. | System and method for pre-charging a current mirror |
| US9030259B2 (en) | 2006-10-31 | 2015-05-12 | Skyworks Solutions, Inc. | System and method for pre-charging a current mirror |
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