JPH11103227A - 出力振幅調整回路 - Google Patents
出力振幅調整回路Info
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- JPH11103227A JPH11103227A JP9279532A JP27953297A JPH11103227A JP H11103227 A JPH11103227 A JP H11103227A JP 9279532 A JP9279532 A JP 9279532A JP 27953297 A JP27953297 A JP 27953297A JP H11103227 A JPH11103227 A JP H11103227A
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- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H—ELECTRICITY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45641—Indexing scheme relating to differential amplifiers the LC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit
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Abstract
(57)【要約】
【課題】電源電圧依存性が少なく出力振幅一定とし、高
速インタフェースに用いて好適な出力バッファの提供。 【解決手段】出力バッファを構成する第１の差動回路の
出力端と電源間にＭＯＳトランジスタ２０５を接続し、
参照電位を一の入力端に入力する第２の差動回路を備
え、電源と第２の差動回路の他の入力端の間にＭＯＳト
ランジスタ２０３を接続し、ＭＯＳトランジスタ２０３
はトランジスタ２０４及び電流源３０２を介して基準電
位接続し、前記第２の差動回路の出力をＭＯＳトランジ
スタ２０３、２０５のゲートに共通接続し、出力バッフ
ァの出力振幅を一定とする。
速インタフェースに用いて好適な出力バッファの提供。 【解決手段】出力バッファを構成する第１の差動回路の
出力端と電源間にＭＯＳトランジスタ２０５を接続し、
参照電位を一の入力端に入力する第２の差動回路を備
え、電源と第２の差動回路の他の入力端の間にＭＯＳト
ランジスタ２０３を接続し、ＭＯＳトランジスタ２０３
はトランジスタ２０４及び電流源３０２を介して基準電
位接続し、前記第２の差動回路の出力をＭＯＳトランジ
スタ２０３、２０５のゲートに共通接続し、出力バッフ
ァの出力振幅を一定とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に高速インタフェース動作に好適な差動回路を
備えた集積回路に関する。
関し、特に高速インタフェース動作に好適な差動回路を
備えた集積回路に関する。
【０００２】
【従来の技術】ＬＳＩ間を接続する出力バッファ回路
は、特に高速インタフェースに使用する場合、その出力
特性（主に、遅延時間）の電源電圧変動の依存性を抑止
・低減するように設計・製造する必要がある。出力バッ
ファ回路の出力特性の電源電圧変動による変動要因の１
つとして出力振幅の変動が挙げられる。
は、特に高速インタフェースに使用する場合、その出力
特性（主に、遅延時間）の電源電圧変動の依存性を抑止
・低減するように設計・製造する必要がある。出力バッ
ファ回路の出力特性の電源電圧変動による変動要因の１
つとして出力振幅の変動が挙げられる。
【０００３】高速インタフェース用の出力バッファ回路
としては、バイポーラ半導体装置で用いられる差動回路
が一般的に知られているが、ＣＭＯＳ回路で同様な出力
バッファ回路を実現することは困難であった。
としては、バイポーラ半導体装置で用いられる差動回路
が一般的に知られているが、ＣＭＯＳ回路で同様な出力
バッファ回路を実現することは困難であった。
【０００４】図３に、高速にインタフェースに用いられ
る従来の出力バッファ回路の回路構成の一例を示す。図
３を参照すると、ソースが共通接続されて、電流源（定
電流源）３０４の一端に接続し、ゲートが入力端子５０
６、５０７にそれぞれ接続し、差動対を構成するＮチャ
ネルＭＯＳトランジスタ対２０８、２０９を備え、電流
源３０４の他端を基準電位に接続し、ドレイン及びゲー
トを互いに接続してＮチャネルＭＯＳトランジスタ２０
９のドレインに接続し、ソースを電源に接続したＰチャ
ネルＭＯＳトランジスタ１０６と、ドレインをＮチャネ
ルＭＯＳトランジスタ２０８のドレインに接続し、ゲー
トをＰチャネルＭＯＳトランジスタ１０６のゲートと共
通接続し、ソースを電源に接続したＰチャネルＭＯＳト
ランジスタ１０５とは差動対の能動負荷として機能する
カレントミラー回路を構成し、ＮチャネルＭＯＳトラン
ジスタ２０８のドレインを出力端子５０８に接続した構
成とされる。
る従来の出力バッファ回路の回路構成の一例を示す。図
３を参照すると、ソースが共通接続されて、電流源（定
電流源）３０４の一端に接続し、ゲートが入力端子５０
６、５０７にそれぞれ接続し、差動対を構成するＮチャ
ネルＭＯＳトランジスタ対２０８、２０９を備え、電流
源３０４の他端を基準電位に接続し、ドレイン及びゲー
トを互いに接続してＮチャネルＭＯＳトランジスタ２０
９のドレインに接続し、ソースを電源に接続したＰチャ
ネルＭＯＳトランジスタ１０６と、ドレインをＮチャネ
ルＭＯＳトランジスタ２０８のドレインに接続し、ゲー
トをＰチャネルＭＯＳトランジスタ１０６のゲートと共
通接続し、ソースを電源に接続したＰチャネルＭＯＳト
ランジスタ１０５とは差動対の能動負荷として機能する
カレントミラー回路を構成し、ＮチャネルＭＯＳトラン
ジスタ２０８のドレインを出力端子５０８に接続した構
成とされる。
【０００５】図３に示す出力バッファ回路においては、
出力端子５０８へ出力される出力電圧の振幅は電源電圧
の変動に追従して変動し、その変動が大きかった。
出力端子５０８へ出力される出力電圧の振幅は電源電圧
の変動に追従して変動し、その変動が大きかった。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の出力バッファ回路においては、高速インタフェースを
実現するために必要とされている、電源電圧の変動によ
る出力振幅の一定化を実現することは困難である、とい
う問題点を有している。出力振幅の変動は信号遷移タイ
ミング（立ち上がり、立ち下がり時間）を変動させるこ
とになり、高速インタフェエースの実現を難しくしてい
る。
の出力バッファ回路においては、高速インタフェースを
実現するために必要とされている、電源電圧の変動によ
る出力振幅の一定化を実現することは困難である、とい
う問題点を有している。出力振幅の変動は信号遷移タイ
ミング（立ち上がり、立ち下がり時間）を変動させるこ
とになり、高速インタフェエースの実現を難しくしてい
る。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、電源電圧依存性
が少なく出力振幅一定とし、高速インタフェースに用い
て好適な出力バッファ回路を提供することにある。
てなされたものであって、その目的は、電源電圧依存性
が少なく出力振幅一定とし、高速インタフェースに用い
て好適な出力バッファ回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＭＯＳ差動回路（「第１のＭＯＳ差動回
路」という）からなる出力バッファ回路の出力振幅を調
整する回路であって、前記第１のＭＯＳ差動回路の出力
端と第２電源間に第１のＭＯＳトランジスタを接続し、
参照電位を一の入力端に入力する第２のＭＯＳ差動回路
を備え、前記第２電源と前記第２のＭＯＳ差動回路の他
の入力端との間に第２のＭＯＳトランジスタを接続し、
前記第２のＭＯＳトランジスタは、第３のトランジスタ
及び電流源を介して第１電源に接続し、前記第２のＭＯ
Ｓ差動回路の出力を、前記第１、第２のＭＯＳトランジ
スタのゲートに共通接続し、前記第１のＭＯＳ差動回路
の前記出力端の出力振幅を一定としたことを特徴とす
る。
め、本発明は、ＭＯＳ差動回路（「第１のＭＯＳ差動回
路」という）からなる出力バッファ回路の出力振幅を調
整する回路であって、前記第１のＭＯＳ差動回路の出力
端と第２電源間に第１のＭＯＳトランジスタを接続し、
参照電位を一の入力端に入力する第２のＭＯＳ差動回路
を備え、前記第２電源と前記第２のＭＯＳ差動回路の他
の入力端との間に第２のＭＯＳトランジスタを接続し、
前記第２のＭＯＳトランジスタは、第３のトランジスタ
及び電流源を介して第１電源に接続し、前記第２のＭＯ
Ｓ差動回路の出力を、前記第１、第２のＭＯＳトランジ
スタのゲートに共通接続し、前記第１のＭＯＳ差動回路
の前記出力端の出力振幅を一定としたことを特徴とす
る。
【０００９】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の出力振幅調整回路は、その好まし
い実施の形態において、ソースが共通接続されて電流源
（図１の３０３）を介して第１電源に接続しゲートを入
力端子（図１の５０４、５０５）にそれぞれ接続し第１
差動対を構成する第１導電型のＭＯＳトランジスタ対
（図１の２０６、２０７）と、第１差動対の能動負荷を
構成する第１カレントミラー回路（図１の１０３、１０
４）とからなり、第１差動対の出力端と第２電源間に第
１導電型のＭＯＳトランジスタ（図１の２０５、「ＭＯ
ＳトランジスタＡ」という）を接続し、出力バッファを
構成する第１の差動回路（図１の４０２）を備えてい
る。そして、ソースが共通接続されて電流源（図１の３
０１）を介して第２電源に接続しゲートを入力端子にそ
れぞれ接続し第２差動対を構成する、一導電型と逆導電
型の第２導電型のＭＯＳトランジスタ対（図１の１０
１、１０２）と、第２差動対の能動負荷を構成する第２
カレントミラー回路（図１の２０１、２０２）からなる
第２差動回路と、第２電源と第１電源間に直列に接続さ
れた、第１導電型の２つのＭＯＳトランジスタ（図１の
２０３、２０４、「ＭＯＳトランジスタＢ」、「ＭＯＳ
トランジスタＣ」という）及び電流源（図１の３０２）
を備えた振幅調整回路（図１の４０１）を備え、振幅調
整回路（図１の４０１）において、第２差動回路の一の
入力端（図１の５０１）に参照電位を入力し、他の入力
端にＭＯＳトランジスタＢとＣ（図１の２０３、２０
４）の接続点（図１の７０１）を接続し、第２差動回路
の出力端（図１の７０２）を、ＭＯＳトランジスタＡと
Ｂ（図１の２０３、２０５）のゲートに共通接続してい
る。第１差動回路（図１の４０２）の第１差動対の出力
端とＭＯＳトランジスタＡ（図１の２０５）の接続点か
ら出力電圧を取り出す構成としている。
に説明する。本発明の出力振幅調整回路は、その好まし
い実施の形態において、ソースが共通接続されて電流源
（図１の３０３）を介して第１電源に接続しゲートを入
力端子（図１の５０４、５０５）にそれぞれ接続し第１
差動対を構成する第１導電型のＭＯＳトランジスタ対
（図１の２０６、２０７）と、第１差動対の能動負荷を
構成する第１カレントミラー回路（図１の１０３、１０
４）とからなり、第１差動対の出力端と第２電源間に第
１導電型のＭＯＳトランジスタ（図１の２０５、「ＭＯ
ＳトランジスタＡ」という）を接続し、出力バッファを
構成する第１の差動回路（図１の４０２）を備えてい
る。そして、ソースが共通接続されて電流源（図１の３
０１）を介して第２電源に接続しゲートを入力端子にそ
れぞれ接続し第２差動対を構成する、一導電型と逆導電
型の第２導電型のＭＯＳトランジスタ対（図１の１０
１、１０２）と、第２差動対の能動負荷を構成する第２
カレントミラー回路（図１の２０１、２０２）からなる
第２差動回路と、第２電源と第１電源間に直列に接続さ
れた、第１導電型の２つのＭＯＳトランジスタ（図１の
２０３、２０４、「ＭＯＳトランジスタＢ」、「ＭＯＳ
トランジスタＣ」という）及び電流源（図１の３０２）
を備えた振幅調整回路（図１の４０１）を備え、振幅調
整回路（図１の４０１）において、第２差動回路の一の
入力端（図１の５０１）に参照電位を入力し、他の入力
端にＭＯＳトランジスタＢとＣ（図１の２０３、２０
４）の接続点（図１の７０１）を接続し、第２差動回路
の出力端（図１の７０２）を、ＭＯＳトランジスタＡと
Ｂ（図１の２０３、２０５）のゲートに共通接続してい
る。第１差動回路（図１の４０２）の第１差動対の出力
端とＭＯＳトランジスタＡ（図１の２０５）の接続点か
ら出力電圧を取り出す構成としている。
【００１０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１１】図１は、本発明の一実施例の回路構成を示
す図である。図１を参照すると、本発明の一実施例の出
力バッファ回路は、振幅調整回路４０１と、差動回路４
０２と、を備えて構成されており、振幅調整回路４０１
の出力は、差動回路４０２の出力端子５０３と電源間に
接続されたＮチャネルＭＯＳトランジスタ２０５のゲー
トに入力されている。
す図である。図１を参照すると、本発明の一実施例の出
力バッファ回路は、振幅調整回路４０１と、差動回路４
０２と、を備えて構成されており、振幅調整回路４０１
の出力は、差動回路４０２の出力端子５０３と電源間に
接続されたＮチャネルＭＯＳトランジスタ２０５のゲー
トに入力されている。
【００１２】差動回路４０２は、一端が基準電位に接続
した定電流源３０３の他端に、ソースが共通接続され、
ゲートが入力端子５０４、５０５にそれぞれ接続され差
動対を構成するＮチャネルＭＯＳトランジスタ対２０
６、２０７を備え、ドレイン及びゲートを互いに接続し
てＮチャネルＭＯＳトランジスタ２０７のドレインに接
続し、ソースを電源に接続したＰチャネルＭＯＳトラン
ジスタ１０４と、ドレインをＮチャネルＭＯＳトランジ
スタ２０６のドレインに接続し、ゲートをＰチャネルＭ
ＯＳトランジスタ１０４のゲートと共通接続し、ソース
を電源に接続したＰチャネルＭＯＳトランジスタ１０３
とが差動トランジスタ対２０６、２０７の能動負荷とし
て機能するカレントミラー回路を構成し、さらに、Ｎチ
ャネルＭＯＳトランジスタ２０６のドレインはＮチャネ
ルＭＯＳトランジスタ２０５のソース及び出力端子５０
３に接続し、ＮチャネルＭＯＳトランジスタ２０５のド
レインを電源に接続した構成とされている。
した定電流源３０３の他端に、ソースが共通接続され、
ゲートが入力端子５０４、５０５にそれぞれ接続され差
動対を構成するＮチャネルＭＯＳトランジスタ対２０
６、２０７を備え、ドレイン及びゲートを互いに接続し
てＮチャネルＭＯＳトランジスタ２０７のドレインに接
続し、ソースを電源に接続したＰチャネルＭＯＳトラン
ジスタ１０４と、ドレインをＮチャネルＭＯＳトランジ
スタ２０６のドレインに接続し、ゲートをＰチャネルＭ
ＯＳトランジスタ１０４のゲートと共通接続し、ソース
を電源に接続したＰチャネルＭＯＳトランジスタ１０３
とが差動トランジスタ対２０６、２０７の能動負荷とし
て機能するカレントミラー回路を構成し、さらに、Ｎチ
ャネルＭＯＳトランジスタ２０６のドレインはＮチャネ
ルＭＯＳトランジスタ２０５のソース及び出力端子５０
３に接続し、ＮチャネルＭＯＳトランジスタ２０５のド
レインを電源に接続した構成とされている。
【００１３】振幅調整回路４０１は、一端を電源に接続
した定電流源３０１の他端に、ソースが共通接続され差
動対を構成するＰチャネルＭＯＳトランジスタ対１０
１、１０２を備え、ドレイン及びゲートを互いに接続し
てＰチャネルＭＯＳトランジスタ１０１のドレインに接
続し、ソースを基準電位に接続したＮチャネルＭＯＳト
ランジスタ２０１と、ドレインをＰチャネルＭＯＳトラ
ンジスタ１０２のドレインに接続し、ゲートをＮチャネ
ルＭＯＳトランジスタ２０１のゲートと共通接続し、ソ
ースを基準電位に接続したＮチャネルＭＯＳトランジス
タ２０２が差動トランジスタ対１０１、１０２の能動負
荷として機能するカレントミラー回路を構成し、さら
に、ドレインが電源に接続されゲートがＰチャネルＭＯ
Ｓトランジスタ２０２のドレインに接続され、ソースが
ＰチャネルＭＯＳトランジスタ１０２のゲートに接続さ
れたＮチャネルＭＯＳトランジスタ２０３と、ドレイン
がＮチャネルＭＯＳトランジスタ２０３のソースに接続
され、ゲートが入力端子５０２に接続され、一端を基準
電位に接続した定電流源３０２の他端にソースを接続し
たＮチャネルＭＯＳトランジスタ２０４を備え、Ｐチャ
ネルＭＯＳトランジスタ１０１のゲートは、出力振幅を
制御するための参照電位が与えられる入力端子５０１に
接続され、ＰチャネルＭＯＳトランジスタ１０２のドレ
インはＮチャネルＭＯＳトランジスタ２０３、及びＮチ
ャネルＭＯＳトランジスタ２０５のゲートに共通接続さ
れている。
した定電流源３０１の他端に、ソースが共通接続され差
動対を構成するＰチャネルＭＯＳトランジスタ対１０
１、１０２を備え、ドレイン及びゲートを互いに接続し
てＰチャネルＭＯＳトランジスタ１０１のドレインに接
続し、ソースを基準電位に接続したＮチャネルＭＯＳト
ランジスタ２０１と、ドレインをＰチャネルＭＯＳトラ
ンジスタ１０２のドレインに接続し、ゲートをＮチャネ
ルＭＯＳトランジスタ２０１のゲートと共通接続し、ソ
ースを基準電位に接続したＮチャネルＭＯＳトランジス
タ２０２が差動トランジスタ対１０１、１０２の能動負
荷として機能するカレントミラー回路を構成し、さら
に、ドレインが電源に接続されゲートがＰチャネルＭＯ
Ｓトランジスタ２０２のドレインに接続され、ソースが
ＰチャネルＭＯＳトランジスタ１０２のゲートに接続さ
れたＮチャネルＭＯＳトランジスタ２０３と、ドレイン
がＮチャネルＭＯＳトランジスタ２０３のソースに接続
され、ゲートが入力端子５０２に接続され、一端を基準
電位に接続した定電流源３０２の他端にソースを接続し
たＮチャネルＭＯＳトランジスタ２０４を備え、Ｐチャ
ネルＭＯＳトランジスタ１０１のゲートは、出力振幅を
制御するための参照電位が与えられる入力端子５０１に
接続され、ＰチャネルＭＯＳトランジスタ１０２のドレ
インはＮチャネルＭＯＳトランジスタ２０３、及びＮチ
ャネルＭＯＳトランジスタ２０５のゲートに共通接続さ
れている。
【００１４】次に、本発明の一実施例の動作について説
明する。
明する。
【００１５】振幅調整回路４０１の参照電位５０１に一
定電圧を入力することにより、差動回路４０２の出力端
子５０３に、参照電位５０１と同じ電位を、論理出力Ｌ
ｏｗレベルとして出力することができる。なお、差動回
路４０２の入力端子５０４にＨｉｇｈ、５０５にＬｏｗ
レベルの相補信号が入力されると、出力端子５０３には
Ｌｏｗレベルが出力される。
定電圧を入力することにより、差動回路４０２の出力端
子５０３に、参照電位５０１と同じ電位を、論理出力Ｌ
ｏｗレベルとして出力することができる。なお、差動回
路４０２の入力端子５０４にＨｉｇｈ、５０５にＬｏｗ
レベルの相補信号が入力されると、出力端子５０３には
Ｌｏｗレベルが出力される。
【００１６】本発明の一実施例においては、差動回路４
０２の電流源３０３、ＮチャネルＭＯＳトランジスタ２
０６、及びＮチャネルＭＯＳトランジスタ２０５と、同
じ電流値、同じサイズで同じ構成とした、電流源３０
２、ＮチャネルＭＯＳトランジスタ２０４、及びＮチャ
ネルＭＯＳトランジスタ２０３を振幅調整回路４０１内
に備えている。
０２の電流源３０３、ＮチャネルＭＯＳトランジスタ２
０６、及びＮチャネルＭＯＳトランジスタ２０５と、同
じ電流値、同じサイズで同じ構成とした、電流源３０
２、ＮチャネルＭＯＳトランジスタ２０４、及びＮチャ
ネルＭＯＳトランジスタ２０３を振幅調整回路４０１内
に備えている。
【００１７】振幅調整回路４０１の入力端子５０２に
は、差動回路４０２の相補の入力端子５０４、５０５の
Ｌｏｗレベルと同じ電位を印加する。また簡単化のため
に、入力端子５０２には電源電圧を印加してもよい。さ
らに、振幅調整回路４０１内の電流源の電流値やトラン
ジスタのサイズは、差動回路４０２内の構成の整数倍と
してもよい。
は、差動回路４０２の相補の入力端子５０４、５０５の
Ｌｏｗレベルと同じ電位を印加する。また簡単化のため
に、入力端子５０２には電源電圧を印加してもよい。さ
らに、振幅調整回路４０１内の電流源の電流値やトラン
ジスタのサイズは、差動回路４０２内の構成の整数倍と
してもよい。
【００１８】振幅調整回路４０１内の節点７０１（Ｎチ
ャネルＭＯＳトランジスタ２０３のソース）は、カレン
トミラー型フィードバック回路により、ＮチャネルＭＯ
Ｓトランジスタ２０２のドレイン（カレントミラー回路
の出力端）である節点７０２の電位を調整し、参照電位
５０１と同じ電位になる。
ャネルＭＯＳトランジスタ２０３のソース）は、カレン
トミラー型フィードバック回路により、ＮチャネルＭＯ
Ｓトランジスタ２０２のドレイン（カレントミラー回路
の出力端）である節点７０２の電位を調整し、参照電位
５０１と同じ電位になる。
【００１９】差動回路４０２の、電流源３０３、Ｎチャ
ネルＭＯＳトランジスタ２０６及びＮチャネルＭＯＳト
ランジスタ２０５は、振幅調整回路４０１の電流源３０
２、ＮチャネルＭＯＳ２０４トランジスタ及びＮチャネ
ルＭＯＳトランジスタ２０３と同一構成であるため、差
動回路４０２の出力端子５０３のＬｏｗレベルは、参照
電位５０１と同じ電位が出力される。
ネルＭＯＳトランジスタ２０６及びＮチャネルＭＯＳト
ランジスタ２０５は、振幅調整回路４０１の電流源３０
２、ＮチャネルＭＯＳ２０４トランジスタ及びＮチャネ
ルＭＯＳトランジスタ２０３と同一構成であるため、差
動回路４０２の出力端子５０３のＬｏｗレベルは、参照
電位５０１と同じ電位が出力される。
【００２０】図２に、電流源３０１、３０２、３０３の
構成の一例を示す。
構成の一例を示す。
【００２１】図２（ａ）では、抵抗素子６０１からな
り、図２（ｂ）では、ゲートを電源電位の固定したＮチ
ャネルＭＯＳトランジスタ６０２からなり、図２（ｃ）
では、ゲートを基準電位の固定したＰチャネルＭＯＳト
ランジスタ６０３からなる。抵抗素子６０１は、電源変
動依存を受けやすいが、簡単であり、インピーダンス調
整範囲のバラツキが許されるのであれば好ましい。ま
た、ＮチャネルＭＯＳトランジスタ６０２、Ｐチャネル
ＭＯＳトランジスタ６０３は、抵抗素子６０１に比べさ
らに簡単であり、やはりインピーダンス調整範囲のバラ
ツキが許されるのであれば好ましい。
り、図２（ｂ）では、ゲートを電源電位の固定したＮチ
ャネルＭＯＳトランジスタ６０２からなり、図２（ｃ）
では、ゲートを基準電位の固定したＰチャネルＭＯＳト
ランジスタ６０３からなる。抵抗素子６０１は、電源変
動依存を受けやすいが、簡単であり、インピーダンス調
整範囲のバラツキが許されるのであれば好ましい。ま
た、ＮチャネルＭＯＳトランジスタ６０２、Ｐチャネル
ＭＯＳトランジスタ６０３は、抵抗素子６０１に比べさ
らに簡単であり、やはりインピーダンス調整範囲のバラ
ツキが許されるのであれば好ましい。
【００２２】なお、図１に示した回路は、トランジスタ
の極性を反転し、上下に反転し、ＰＭＯＳとＮＭＯＳを
入れ替えても同様な効果を得られる。
の極性を反転し、上下に反転し、ＰＭＯＳとＮＭＯＳを
入れ替えても同様な効果を得られる。
【００２３】
【発明の効果】以上説明したように本発明によれば、高
速インタフェースを実現するために必要な電源依存の少
ない出力振幅一定な出力バッファ回路を提供することが
できる、という効果を奏する。その理由は、本発明にお
いては、出力振幅の論理レベルを調整するための振幅調
整回路を出力バッファに付加したことによる。
速インタフェースを実現するために必要な電源依存の少
ない出力振幅一定な出力バッファ回路を提供することが
できる、という効果を奏する。その理由は、本発明にお
いては、出力振幅の論理レベルを調整するための振幅調
整回路を出力バッファに付加したことによる。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例における電流源の構成例を示
す図である。
す図である。
【図３】従来の出力バッファ回路の構成の一例を示す図
である。
である。
１０１，１０２，１０３，１０４，１０５，１０６ Ｐ
チャネルＭＯＳトランジスタ ２０１，２０２，２０３，２０４，２０５，２０６，２
０７，２０８，２０９ＮチャネルＭＯＳトランジスタ ３０１，３０２，３０３，３０４ 電流源 ４０１ 振幅調整回路 ５０１，５０２，５０４，５０５，５０６，５０７ 入
力端子 ５０３，５０８ 出力端子 ７０１，７０２ 節点
チャネルＭＯＳトランジスタ ２０１，２０２，２０３，２０４，２０５，２０６，２
０７，２０８，２０９ＮチャネルＭＯＳトランジスタ ３０１，３０２，３０３，３０４ 電流源 ４０１ 振幅調整回路 ５０１，５０２，５０４，５０５，５０６，５０７ 入
力端子 ５０３，５０８ 出力端子 ７０１，７０２ 節点
Claims (6)
- 【請求項１】ＭＯＳ差動回路（「第１のＭＯＳ差動回
路」という）からなる出力バッファ回路の出力振幅を調
整する回路であって、 前記第１のＭＯＳ差動回路の出力端と第２電源間に第１
のＭＯＳトランジスタを接続し、 参照電位を一の入力端に入力する第２のＭＯＳ差動回路
を備え、前記第１電源と前記第２のＭＯＳ差動回路の他
の入力端との間に第２のＭＯＳトランジスタを接続し、
前記第２のＭＯＳトランジスタは、第３のＭＯＳトラン
ジスタ及び電流源を介して第１電源に接続し、前記第２
のＭＯＳ差動回路の出力を、前記第１、及び第２のＭＯ
Ｓトランジスタのゲートに共通接続し、 前記第１のＭＯＳ差動回路の前記出力端の出力振幅を一
定としたことを特徴とする出力振幅調整回路。 - 【請求項２】ソースが共通接続されて第１電流源を介し
て第１電源に接続しゲートを入力端子にそれぞれ接続し
第１差動対を構成する第１導電型のＭＯＳトランジスタ
対と、前記第１差動対の能動負荷を構成する第１カレン
トミラー回路と、前記第１差動対の出力端と第２電源間
に接続された第１導電型のＭＯＳトランジスタ（「ＭＯ
ＳトランジスタＡ」という）と、を備えてなる第１差動
回路と、 ソースが共通接続されて第２電流源を介して第２電源に
接続しゲートを入力端子にそれぞれ接続し第２差動対を
構成する前記一導電型と逆導電型の第２導電型のＭＯＳ
トランジスタ対と、前記第２差動対の能動負荷を構成す
る第２カレントミラー回路と、を備えてなる第２差動回
路と、前記第２電源と第１電源間に直列に接続された第
１導電型の２つのＭＯＳトランジスタ（「ＭＯＳトラン
ジスタＢ」、「ＭＯＳトランジスタＣ」という）及び第
３電流源を備え、 前記第２差動回路の一の入力端に参照電位を入力し、他
の入力端に前記ＭＯＳトランジスタＢ、及びＣの接続点
を接続し、前記第２差動回路の出力端を前記ＭＯＳトラ
ンジスタＡ、及びＢのゲートに共通接続し、 前記第１差動対の出力端と前記ＭＯＳトランジスタＡの
接続点から出力電圧をを取り出す構成とされたことを特
徴とする出力振幅調整回路。 - 【請求項３】前記ＭＯＳトランジスタＢ、前記ＭＯＳト
ランジスタＣ、及び前記第３電流源が、それぞれ、前記
ＭＯＳトランジスタＡ、第１差動対を構成するＭＯＳト
ランジスタ、第１電流源と、サイズ、電流値において同
一であるか、もしくは定数倍とされたことを特徴とする
請求項２記載の出力振幅調整回路。 - 【請求項４】ソースが基準電位に接続された第１のＮチ
ャネルＭＯＳトランジスタと、 ソースが基準電位に接続され、ゲートが前記第１のＮチ
ャネルＭＯＳトランジスタのゲートに接続された第２の
ＮチャネルＭＯＳトランジスタと、 ドレインが前記第１のＮチャネルＭＯＳトランジスタの
ドレインとゲートに接続され、ゲートが出力振幅を制御
するための参照電位である第１の入力端子に接続された
第１のＰチャネルＭＯＳトランジスタと、 ドレインが前記第２のＮチャネルＭＯＳトランジスタの
ドレインに接続された第２のＰチャネルＭＯＳトランジ
スタと、 一方の端子が電源に接続され、他方の端子が前記第１の
ＰチャネルＭＯＳトランジスタのソースと前記第２のＰ
チャネルＭＯＳトランジスタのソースに接続された第１
の電流源と、 ドレインが電源に接続され、ゲートが前記第２のＮチャ
ネルＭＯＳトランジスタのドレインに接続され、ソース
が前記第２のＰチャネルＭＯＳトランジスタのゲートに
接続された第３のＮチャネルＭＯＳトランジスタと、 ドレインが前記第３のＮチャネルＭＯＳトランジスタの
ソースに接続され、ゲートが第２の入力端子に接続され
た第４のＮチャネルＭＯＳトランジスタと、 一方の端子が基準電位に接続され、他方の端子が前記第
４のＮチャネルＭＯＳトランジスタのソースに接続され
た第２の電流源を具備した振幅調整回路と、 ドレインが電源に接続され、ゲートが前記第３のＮチャ
ネルＭＯＳトランジスタのゲートに接続され、ソースが
第１の出力端子に接続された第５のＮチャネルＭＯＳト
ランジスタと、 ドレインが前記第１の出力端子に接続され、ソースが電
源に接続された第３のＰチャネルＭＯＳトランジスタ
と、 ドレインとゲートが前記第３のＰチャネルＭＯＳトラン
ジスタのゲートに接続され、ソースが電源に接続された
第４のＰチャネルＭＯＳトランジスタと、 ドレインが前記第１の出力端子に接続され、ゲートが一
方の差動入力端子である第３の入力端子に接続された第
６のＮチャネルＭＯＳトランジスタと、 ドレインが前記第４のＰチャネルＭＯＳトランジスタの
ドレインに接続され、ゲートが他方の差動入力端子であ
る第４の入力端子に接続された第７のＮチャネルＭＯＳ
トランジスタと、 一方の端子が基準電位に接続され、他方の端子が前記第
６のＮチャネルＭＯＳトランジスタのソースと前記第７
のＮチャネルＭＯＳトランジスタのソースに接続された
第３の電流源と、 を具備した差動回路とを備えることを特徴とする出力振
幅調整回路。 - 【請求項５】前記第２、及び第３の電流源として、Ｎチ
ャネルＭＯＳトランジスタを用いたことを特徴とする請
求項３記載の出力振幅調整回路。 - 【請求項６】前記第２及び第３の電流源として、抵抗素
子を用いたことを特徴とする請求項３記載の出力振幅調
整回路。
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|---|---|---|---|
| JP9279532A JP3047869B2 (ja) | 1997-09-26 | 1997-09-26 | 出力振幅調整回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9279532A JP3047869B2 (ja) | 1997-09-26 | 1997-09-26 | 出力振幅調整回路 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9279532A Expired - Fee Related JP3047869B2 (ja) | 1997-09-26 | 1997-09-26 | 出力振幅調整回路 |
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| JP (1) | JP3047869B2 (ja) |
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| KR100423247B1 (ko) * | 2000-03-23 | 2004-03-18 | 가부시끼가이샤 도시바 | 증폭장치 및 액정표시장치 |
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| JP6591220B2 (ja) * | 2015-07-15 | 2019-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置および電力制御装置 |
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-
1997
- 1997-09-26 JP JP9279532A patent/JP3047869B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-24 US US09/159,787 patent/US6078207A/en not_active Expired - Fee Related
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