JPH03255531A

JPH03255531A - 命令取出装置

Info

Publication number: JPH03255531A
Application number: JP2055469A
Authority: JP
Inventors: Seiki Yoshida; 吉田　清貴
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-06
Filing date: 1990-03-06
Publication date: 1991-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、命令取出装置に関し、特に高速の情報処理装
置における命令取出装置に関する。

〔従来の技術〕

近年高速の情報処理装置においては、命令の実行と並行
して、実行中の命令シーケンスの後続の命令シーケンス
をキャッシュ・メモリより読出し、これを−時記憶する
為の命令バッファを持つことが多い。又命令バッファか
らの命令の取出、命令のデコード、オペランドの準備演
算の各過程に対応した一連の処理ステージを備え、マシ
ンサイクルの周期で順次命令を前記一連のステージに流
して処理するパイプライン処理が行なわれることか多い
。

従来科学技術計算専用の処理装置に於ける命令取出方式
の１つとして、命令バッファの容量を例えば数にバイト
程度に大きくしてこれを複数個のブロックに分割し、記
憶装置の命令語エリア内の実行中の命令語をブロック単
位に前記命令バッファ上のブロックに転記する。同時に
命令バッファの各ブロック毎に該ブロックに保持されて
いる命令語の命令アドレスを保持する手段を設け、デコ
ードすべき命令語の命令アドレスで前記アドレス保持手
段のアドレスをサーチすることにより、命令バッファ上
のブロック番号を求め、該ブロックから順次命令をデコ
ード・ステージに取出す方式がある。なお、命令バッフ
ァ上のアドレスは、主記憶のアドレスとは異なり、命令
バッファ上のブロック番号とブロック内ワード番号、と
きにはワード肉詰番号等から構成されている。

ブロックの最後まで読出して他ブロックの先頭命令を読
みに行く際や、分岐命令で指定された分岐先命令を読み
に行く際に、所定の命令語か命令バッファ上に無い（命
令バッファ・ミスヒツト）場合は複数個のブロックの内
の１つに、所定の命令語を含む、記憶装置上のエリアに
転記する。これを命令バッファのブロックの書換えと呼
ぶ。

〔発明が解決しようとする課題〕

上述した従来の命令取出装置ては、分岐命令が連続して
いる場合、ブロックの書換えか頻繁に起きるという欠点
がある。すなわち命令バッファが保持するブロック数以
上のブロックを次々にジャンプしていく様なループが存
在すると、１ブロツク内で実行される命令か少ない割に
はミス・ヒツトが頻発し、記憶装置から命令バッファへ
の転記によるロスタイムが増大する。

〔課題を解決するための手段〕

本発明の命令取出装置は、記憶装置から読出された命令
語をブロック単位に保持する命令バッファと、該命令バ
ッファ上のブロックの一個ないし数個に対応して該ブロ
ック群に保持される命令語の先頭アドレスを保持するア
ドレス保持手段と、前記命令バッファから読出されてい
る命令語のアドレスの上位ビットを保持する命令カウン
タと、該命令バッファから読出されている命令語のブロ
ック番号及びブロック内アドレスを示す命令ポインタと
、読出したい命令語が該命令バッファ上に存在しないケ
ースが、予め定められた時間内で何回発生するかをカウ
ントする第１の頻度数測定手段と、分岐命令が予め定め
られた時間内で何回実行されたかをカウントする第２の
頻度数測定手段とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例である命令取出装置のブロッ
ク図である。この実施例では、命令長は４バイト即ち３
２ビツトてあり、命令の論理アドレスは３０ビツトのバ
イトアドレスである。

第１図において、命令バッファ３は３２バイト×６４ワ
ードの構成で、続出書込が同時に可能な記憶素子で実現
されている。ブロックとしては、１６ワード毎にブロッ
ク０，１，２．３として使用するモード（以降４ブロツ
ク・モードと呼ぶ）と８ワード毎にブロック００，０１
，１０，１１゜２０．２１，３０．３１として使用する
モード（以降８ブロツク・モードと呼ぶ）とがある。

最初に４フロツク・モート時ての動作を説明する。命令
バッファ３の各ブロックにはキャッシュ・メモリにある
命令語情報の１フロック即ち５１２バイト境界から始ま
る５１２バイトの情報がロードされる。書込データレジ
スタ２は前記のロード時にキャッシュ・メモリからの応
答情報を一度受は命令バッファ３に書込む為のレジスタ
で、３２バイトである。セレクタ４は命令バッファ３の
続出出力８語の内の１つを選択し、その出力は４バイト
の命令レジスタ５にストローブされる。

先頭アドレス・レジスタ２１及び１５は、命令バッファ
３のブロックＯないしブロック３の前半２５６バイトに
保持されている命令語のアドレスの上位２４ビツトをそ
れぞれ保持する為のレジス夕である。先頭アドレス・レ
ジスタ３１及び３５は、命令バッファ３のブロック０な
いしブロック３の後半２５６バイトに保持されている命
令語のアドレスの上位２４ビツトをそれぞれ保持する為
のレジスタである。

尚第１図では一部省略しているが先頭アドレス・レジス
タは命令バッファ３の各ブロック対応にあり計８個用意
されている。ただし４ブロツク・モード時に主に用いる
のは先頭アドレス・レジスタ２１及び２５である。

命令カウンタ１８は命令バッファ３から読出されている
命令語の記憶装置上のアドレス上位２４ビツトと、図示
してないインストラクション・カウンタの初期値（以下
初期ＩＣという）の上位２４ビツトと、分岐命令によっ
て指定される分岐先の命令語のアドレス上位２４ビツト
がセットされるレジスタである。この命令カウンタ１８
の値をコンパレータ２２，２６により先頭アドレス・レ
ジスタ２１．２５とそれぞれ比較し、一致出力により、
分岐先の命令語のあるブロック番号やブロック越先（続
出される命令語が成るブロックの最後の命令語から他の
ブロックの最初の命令語に移るシーケンスをブロック越
と呼ぶ）の命令語のあるブロック番号を求める。ここて
命令バッファ３に入力する２つのカウンタにつき説明し
ておく。

第３図の（ａ）は命令バッファ３の読出しアドレス、カ
ウンタ（以降“命令ポインタ″と呼ぶ）６の形式を示す
図である。ビットＯと１はブロック番号、ビット２〜５
はブロック内のワード番号。

ビット６〜８はワード内諾番号を夫々示す。命令バッフ
ァ３から順次命令語を読出している時は、ビット２〜８
の下位７ビツトは＋１加算器１１及びセレクタ９，１０
の回路で＋１される。ビット２は４ブロツク・モード時
はワード番号、８ブロツク・モード時はブロック番号を
表わす。セレクタ８は命令ポインタ６のブロック番号部
への入力を選択しビット０．１に対しては信号線２０２
で、ビット２に対しては信号線２０で入力データを供給
する。セレクタ９は命令ポインタ６のワード番号部及び
語番号部への入力を選択し、ビット２に対しては信号線
２０５で、ビット３〜８に対しては信号線２０１で人力
データを供給する。セレクタ１０は信号線２０Ｂを介し
てビット２の入力データを最終的に選択する。すなわち
４ブロツク・モードならば信号線２０５を８ブロツク・
モードならば信号線２０４を選択する。

第３図（ｂ）は命令バッファ３に対する書込みアドレス
カウンタ１の形式を示す図であり、形式の面からは（ａ
）と同じである。主記憶又はキャッシュ・メモリから命
令バッファ３へ命令語情報をロードしている時は、ビッ
ト２〜５は＋１されてゆき、命令バッファ３には順次命
令語情報が書込まれてゆく。

ラウンド・ロビン（以降Ｒ，Ｒと呼ぶ）１２は、主記憶
又はキュッシュ・メモリから命令バッファ３へ命令語情
報をロードする際に、ロード先のブロック番号を示すレ
ジスタてあり、形式を第３図（ｃ）に示す。ロード先の
ブロック番号は、過去のアクセス履歴にかかわり無く、
ブロックＯからブロック３へと順々に持回られる。従っ
てブロックロード要求が出される度にＲ，Ｒ１２は＋２
される（４ブロツク・モード時はＲ，Ｒ１２のビット２
は意味が無いことに注意〉制御回路３８は上記の命令バッファ３の読出し。

書込み、レジスタのストローブ及びレジスタの入出力切
替時等の信号を発生する回路である。

次に第１図及び第３図を参照して４ブロツク・モード時
の動作を説明する。制御回路３８は、命令取出の開始指
示を受けると、初期ＩＣの上位２４ビツトをセレクタ１
７を介して命令カウンタ１８にセットし、初期ＩＣの下
位７ビツトを命令ポインタ６のブロック内ワード番号部
及びワード肉詰番号部にセットする。４ブロツク・モー
ド時では命令カウンタ１８のＬＳＢと命令ポインタ６の
ワード番号部のＭＳＢ　（ビット２）とは重複している
。

開始指示を受けた時点では、命令バッファ３には有効な
命令語はロードされておらず、先頭アドレスレジスタ２
１，２５．３１．３５対応に設けられた有効性表示ビッ
ト（以降Ｖビットと呼ぶ）２０．２４，３０．３４は全
てリセット状態である。従ってブロックＯ〜３の内ヒツ
トするものは無く、命令カウンタ１８の値をアクセス・
アドレスとして、図示していないキャッシュ・メモリに
ブロックロード要求を送出する。ロード先のブロック番
号はＲ，Ｒ，１２で示されるブロックを選択するので、
最初にブロックＯが選ばれる。

制御回路３８は、キャッシュ・メモリから応答信号を受
けると、データ線６００を通して送られて来る３２バイ
ト×１６回の応答情報を命令バッファ３のブロックＯの
各ワードに書込む。情報はリクエスト・アドレスの情報
を含む３２バイトを先頭にして１６回送られてくる。

又制御回路３８は応答信号を受けると、命令カウンタ１
８の値を先頭アドレス・レジスタ２１に命令カウンタ１
８の値に＋１加算した値を先頭アドレス・レジスタ３１
にセットしくセレクタ２９は信号線４００を選ぶ）、こ
のレジスタ対応のＶビット２−０．３０をセットする。

これによりコンパレータ２２の出力が１“となり、エン
コーダ２７からヒツト信号５０１とブロック番号信号５
ｏＯが出力される。ブロック番号信号５００は３ビツト
の信号線だか４ブロツク・モード時はＬＳＢは意味を持
たない。又コンパレータ３２，３６の出力は４ブロツク
・モード時は常に“Ｏパであり、比較結果は８ブロツク
・モード６００によってイネーブルされる。

制御回路３８はブロック番号信号５００を命令ポインタ
６のブロック番号部にセットし、以降カウンタの下位７
ビツトを順次＋１カウントする（先に第３図（ａ）の説
明のところて言及）。これにより命令レジスタ５には所
定の命令語が順次読出される。

命令ポインタ６の下位７ビツトがオール“１′“を示す
と、すなわちブロック末尾の命令語のアドレスがセット
されると、検出回路７から＋２セレクト信号２００が生
し、これによりセレクタ１７を介して命令カウンタ１８
の値が＋２加算器１つによって＋２される。＋２された
命令カウンタ１８の値をコンパレータ２２，２６を中い
て先頭アドレス・レジスタ２１．２５と比較し、一致出
力によりブロック鍼先の命令語のあるブロック番号を求
める。

左記のサーチの結果、ブロック鍼先のブロックが命令バ
ッファ３上に存在する時（ヒツトと呼ぶ〉エンコーダ２
７の出力５００がブロック鍼先のブロックとなり、命令
ポインタ６の上位２ビツトにセットされ、ブロック鍼先
の命令語が読出される。ブロック鍼先のブロックが命令
バッファ３上に存在しない時（ミス・ヒツトと呼ぶ）は
ブロックＯの命令語を全て読出した後にキャッシュ・メ
モリに対してブロック・ロード要求が出される。先に述
べた様に、Ｒ，Ｒ，１２で示されるブロックがブロック
・ロードの対象となる。Ｒ０Ｒ１１２の出力１００はセ
レクタ８を介して書込アドレスカウンタ１及び命令ポイ
ンタ６の上位２ビツトにセットされる。Ｒ，Ｒ，１２で
示されるブロック（例えばブロック３とする〉に対応す
る先頭アドレス・レジスタ２５．３５にはストローブ信
号１０Ｂによりそれぞれ命令カウンタ１８の値と命令カ
ウンタ１８の値をさらに＋１した値がセットされ、Ｖビ
ット２４．３４かセットされる。後は開始指示を受けた
時のシーケンスと同様である。

命令バッファ３から読出した命令語か分岐命令であって
パイプラインの実行ステージより分岐指示２０１が出さ
れた場合は、アドレス演算部の出力である分岐先アドレ
スのうち上位２４ビツトが命令カウンタ１８にセットさ
れ、分岐先アドレスの下位７ビツトが命令ポインタ６の
ワード番号部及び語番号部にセットされる。次に命令カ
ウンタ１８の値をコンパレータ２２，２６を用いて先頭
アドレス・レジスタ２１．２５と比較して一致出力によ
り分岐先の命令語のあるブロック番号を求める。左記の
サーチの結果、ヒツトした場合はエンコーダ２７の出力
５００が命令ポインタ６の上位２ビツトにセットされ、
分岐先の命令語か読出される。サーチの結果がミス・ヒ
ツトだった場合はブロック・ロード要求が出される。後
のシーケンスはブロック越えミス・ヒツトのケースと同
じである。

次に８ブロツク・モード時での動作を説明する。８ブロ
ツク・モード時では、命令バッファ３の各ブロック（ブ
ロック００．０１．〜３１）にキャッシュ・メモリにあ
る命令語情報の１ブロック即ち２５６バイト境界から始
まる２５６バイトの情報かロードされる。先頭アドレス
・レジスタ２１及び２５は命令バッファ３のブロック０
０゜１０．２０．３０に保持されている命令語のアドレ
スの上位２４ビツトを夫々保持する為のレジスタである
。先頭アドレス・レジスタ３１及び３５は、ブロック０
１，１１，２１．３１に保持されている命令語のアドレ
スの上位２４ビツトを保持する為のレジスタである。

命令カウンタ１８と先頭アドレス・レジスタ３１．３５
との比較を行なうコンパレータ３２，３６の出力はミス
ヒツト頻度数測定回路３９から供給される８ブロツグ・
モード信号によってイネーブルされる。４ブロツク・モ
ードから８ブロツク・モードへの移行は、ある一定時間
内に発生するミス・ヒツトの回数が規定値を越えた場合
に起こる。ミスヒツト頻度数測定回路３９はこのミスヒ
ツトの回数をカウントする回路であり、現在この命令取
出装置がどちらのブロック・モードで動いているかを示
すモート・ビットを持っている。第２図はミスヒツト頻
度測定回路の詳細を示す。ブロック越えや分岐等でミス
ヒツトが発生した時、ミスヒツトカウンタ６０はミスヒ
ツト信号５０２によってカウント・アップされる。タイ
マ６２は成る一定時間が経過するとリセット信号６４に
よってミスヒツトカウンタ６０をクリアする。デコーダ
６１はミスヒツトカウンタ６０の値が規定値を越えた場
合にセット信号線６５を介して８ブロツク・モードビッ
トをセットする。８ブロツク・モートピットは一旦セッ
トされると命令取出装置の各セレクタやキャッシュ・メ
モリへその出力が送られ、以後、本命令取出装置は８ブ
ロツク・モードで動作する。

４ブロツク・モードで動作中にミス・ヒツトが頻繁に起
こるプログラム例を第４図に示す。

この例ではＬＢＬＩからＬＢＬ５まで分岐命令が連続し
ており、かつ各分岐命令は５１２Ｂ単位の５つのブロッ
クに分散している。従ってＬＢＬｌからＬＢＬ４まで実
行しようとすると、第４図に示す５１２Ｂ単位の４つの
ブロックがそれぞれ命令バッファ３のブロック＃０〜３
にマツピングされる。そしてＬＢＬ５を実行時にはブロ
ック＃Ｏの内容（ＬＢＬＩを含む５１２Ｂ）がＬＢＬ５
を含む５１２Ｂに置き換えられる。ＬＢＬＩからＬＢＬ
５は１００回のループになっていて、ＬＢＬ５実行後は
再びＬＢＬＩを実行しなければならない。ところがＬＢ
ＬＩを含むブロックは直前にＬＢＬ５を含むブロックに
置換されている為命令バッファミスヒツトとなり、今度
はブロック＃１（Ｌ　Ｂ　Ｌ　２を含む５１２Ｂがロー
ドされる〉がＬＢＬＩを含むブロックに置き換えられる
。以下同様に１００回ループ中いずれの分岐命令を実行
する時も命令バッファミスヒツトとなりブロックロード
が行なわれる。すなわち命令取出しは命令バッファ３で
はなくキヤ・〉・シュ・メモリに対して行なわれており
、命令バッファ３の存在意義がそくなる。左記の様な状
態が発生する原因は命令バッファ３のブロック数が４に
固定されている為である。

第４図の例の様に頻繁にミスヒツトが起きるとミスビッ
ト頻度数測定回路３９により本命令取出装置は８ブロツ
クモードに移行する。第５図に４ブロツクモードから８
ブロツクモードに移る際の命令バッファ３のマツピング
状態の遷移を示す。

第５図（ａ）の状態で８ブロツクモードに移り（ｂ）の
様なマツピング状態になった〈ブロックモードを４から
８に移行させる契機となったブロック・ロードは、ブロ
ック＃３へのＬＢＬ４を含む５１２Ｂのロードとする〉
。ブロック＃３０のＬＢＬ４の分岐命令が実行されると
命令カウンタ１８には分岐先のＬＢＬ５のアドレスのう
ち上位２４ビツトがセットされ、下位７ビツトが命令ポ
インタ６のワード番号部（ビット３〜５）と語番号部（
ビット６〜８〉にセットされる。次に命令カウンタ１８
の値を、コンパレータ２２，２６゜３２．３６を用いて
、先頭アドレス・レジスタ２１，２５，３１．３５と比
較して一致出力により分岐先命令語のブロック番号を求
め左記サーチの結果ヒツトした場合はエンコーダ２７の
出力５００が命令ポインタ６の上位３ビツトにセットさ
れ、分岐先の命令語が読出される。第５図の例では分岐
先のＬＢＬ５が命令バッファ上に無いのでミスヒツトと
なる。直前のブロック・ロードの対象がブロック＃３だ
ったので、ラウンド・ロビン１２はビット２も含めてオ
ールＯとなっている。

従って置換の対象はブロック＃００となり、ラウンド・
ロビン１２の出力はセレクタ８，１０を介して命令カウ
ンタ６の上位３ビツトにセットされる。一方、デコーダ
１６はラウンド・ロビン１２の出力を受けて、置換され
るブロックに対応する先頭アドレス・レジスタ２１のス
トローブ信号１０３を生成する。ストローブ信号１０３
によって先頭アドレス・レジスタ２１には命令カウンタ
１８の値がセットされる。先頭アドレス・レジスタが更
新されると、ラウンド・ロビン１２の値は＋１されるキ
ャッシュ・メモリに対しては８ブロツクモードビツトが
セットされた時点で８ブロツクモートに遷移した旨か通
知されているのでブロックロードで送られて来たブロッ
クサイズも２５６Ｂと４ブロツク・モードの半分となっ
ている。

ロード・データは書込みデータレジスタ２を介してブロ
ック＃ＯＯにロードされ、命令バッファ３は第５図（ｃ
）の様にマツピンクされる。

ＬＢＬ’５が読出され実行されると、命令カウンタ１８
には分岐先のＬＢＬＩのアドレスのうち上位２４ビツト
がセットされ、下位７ビツトが命令ポインタ６の下位６
ビツトにセットされ、ＬＢＬｌを含むブロック（２５６
Ｂ）は直前に置換されているので又ミスヒツトとなる。

ラウンド、ロビン１２の値“００１”′　（２進表現）
が再び命令ポインタ６の上位３ビツトにセットされる。

先頭アドレス・レジスタ３１はストローブ信号１０３に
よってストローブされ、命令カウンタ１８の値がセレク
タ２９を介してセットされる。セレクタ２９は信号線３
００の方を向いている。以後のシーケンスはＬＢＬ５の
ブロックロードと同じ、これによって命令バッファ３は
第５図（ｄ）の様にマツピングされる。

これによって第４図のループプログラムで現われる分岐
命令が全て命令バッファ３上にマツピングされ、以降ル
ープから抜けるまでミスヒツトは起こらない。ループか
ら抜けると、第５図（ｄ）の例では、ＬＢＬ５はブロッ
ク＃ＯＯの最後の命令なのでブロック越えが発生する。

８ブロツク・モード時では命令ポインタ６の下位６ビツ
トがオール“１゛を示すと、検出回路７から＋１セレク
ト信号２００が生じ、これによりセレクタ１７を介して
命令カウンタ１８の値が＋１加算器２３によって＋１さ
れる。＋１された命令カウンタ１８の値をコンパレータ
２２，２６，３２．３６を用いて先頭アドレス・レジス
タ２１，２５，３１゜３５と比較し、一致出力によりブ
ロック鍼先の命令語のあるブロック番号を求める。後の
シーケンスはヒツトでもミスヒツトでま分岐指示を受け
た時のシーケンスと同じである。

８ブロツク・モードから４ブロツク・モードへの移行は
、分岐命令による命令ストリーム変更頻度が予め定めら
れた回数よりも下まわった時に起こる。すなわち第４図
に示す様な、分岐命令か連続するルーチンを抜けた後は
、ブロック数か多いと当初見込んでいた命令バッファの
性能を達成できない。なぜなら命令ストリームの変更が
少ないルーチンでは、ブロック・サイズを減らすよりも
、増やす方がキャッシュ・メモリからのフロック転送に
よるオーバーヘットを少なくすることができる為である
（１回のリクエストでキャッシュから取り込むサイズが
大きいと、フロック越えの発生率が低くなる為〉。

命令ストリーム変更頻度は、命令ストリーム変更頻度測
定回路４０（以降測定回路４ｏと呼ぶ）でカウントする
。第６図を用いて測定回路４０の動作を説明する。デコ
ーダ７２は、信号線７００を介して命令レジスタ５に読
出された命令が分岐命令か否か、分岐命令ならば命令ス
トリームの変更させるか否かを判定する。分岐命令でが
っ命令ストリーム変更を伴うならばデコーダ７２はカウ
ンタ７０を＋ｌさせる。力巾ント７０は予め定められた
時間内に命令ストリーム変更が何回発生したかをカウン
トするカウンタであり、タイマ７３からのタイミング信
号７０３によりリセットされる。タイマ７３は上記予め
定められた時間が経過する毎に信号線７０３を介してタ
イミング・パルスが出される。デコーダ７１は、左記タ
イミング時にカウンタ７０の値が予め定められた値を超
えているか否かを判定する。超えていない場合、すなわ
ち予め定められた時間内に発生する命令ストリーム変更
の数が一定値より少なくなると信号線６６を介して８ブ
ロツク・モードビット６３をリセットし、８ブロツク・
モードがら４ブロツク・モードに移行する。この時命令
バッファ３上の各ブロック対応のＶビット２０〜２４．
３０〜３４もリセットされ、再度命令バッファ３へのブ
ロック・ロードが実行される。

〔発明の効果〕

以上説明したように本発明は、予め定められた時間内に
起こる命令バッファミスヒツトの回数が規定値を越えた
場合に、命令バッファのブロック・サイズを半減し、ブ
ロック数を倍加させることにより、分岐命令か連続し、
命令バッファのオリジナルのブロック数以上のフロック
を次々にジャンプして行くケースでも命令バッファミス
ヒツトの回数を減らす効果がある。又分岐命令による命
令ストリームの変更回数が規定値よりも少なくなった場
合ハードウェアでブロック数を減少させることにより、
命令バッファの本来の性能を自動的に取戻す効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例による命令取出装置を示すブ
ロック図、第２図は本実施例のミスヒツト頻度数測定回
路を示す詳細ブロック図、第３図は本実施例の命令ポイ
ンタレジスタ、書込みアドレスレジスタ及び゛ラウンド
・ロビンカウンタにセットされるデータの形式を示す説
明図、第４図は分岐命令が連続して命令バッファミスヒ
ツトが頻繁に起こる一例を示す説明図、第５図は４ブロ
ツクモードから８ブロツクモードに移っていく際の命令
バッファのマツピングの遷移を示す説明図、第６図は本
実施例の命令ストリーム変更頻度測定回路を示す図であ
る。１・・・命令バッファ書込みアドレス・レジスタ、２・
・・命令バッファ書込みデータ・レジスタ、３・・・命
令バッファ、４，８，９，１０，１３，１７゜２９．３
３・・・切換え回路、５・・・命令レジスタ、６・・・
命令ポインタ、７・・・検出回路、１１，１４．２３・
・・＋１加算器、１５．１９・・・＋２加算器、１２・
・・ラウンド・ロビン・カウンタ、１６，６１，７１．
７２・・・デコーダ、１８・・・命令カウンタ、２゜２
４．３０．３４．・・・命令バッファブロック対応有効
性表示ビット（Ｖビット）、２１，２５　３１．３５・
・・先頭アドレスレジスタ、２２，２６゜３２．３６・
・・コンパレータ、２７・・・エンコーダ、３８・・・
制御回路、３９・・・ミスヒツト頻度数測定回路、４０
・・・命令ストリーム変更頻度数測定回路、６０・・・
ミスヒツトカウンタ、６２・・・タイマ、６３・・・８
ブロツク・モードビット、１００〜１０３２００〜２０
５，３ｏｏ〜３ｏ４，４００〜４０４．５００〜５０２
，６００，７００．６４，６５．６６・・・信号線、７
ｏ・・・命令ストリーム変更回数カウンタ、７３・・・
タイマ。

Claims

【特許請求の範囲】

記憶装置から読出された命令語をブロック単位に保持す
る命令バッファと、該命令バッファ上のブロックの一個
ないし数個に対応して該ブロック群に保持される命令語
の先頭アドレスを保持するアドレス保持手段と、前記命
令バッファから読出されている命令語のアドレスの上位
ビットを保持する命令カウンタと、該命令バッファから
読出されている命令語のブロック番号及びブロック内ア
ドレスを示す命令ポインタと、読出したい命令語が該命
令バッファ上に存在しないケースが、予め定められた時
間内で何回発生するかをカウントする第１の頻度数測定
手段と、分岐命令が予め定められた時間内で何回実行さ
れたかをカウントする第２の頻度数測定手段とを有する
命令取出装置であって、該第１の測定手段で示される頻
度が予め定められた回数を越えると、該命令バッファの
ブロックサイズを減らして、ブロック数を増加させ、該
第２の測定手段で示される頻度が予め定められた回数を
下回ると、該命令バッファのブロックサイズを増やして
ブロック数を減少させることを特徴とする命令取出装置
。