JPH03255552A - ディジタル処理装置ならびにメモリカード及びカードホルダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル処理装置及びメモリカードなら
びにカードホルダに関するもので、例えば、パーソナル
コンピュータならびにこれに用いられるメモリカード及
びその保管手段に利用して特に有効な技術に関するもの
である。

〔従来の技術〕

主記憶装置及び補助記憶装置を備えるパーソナルコンピ
ュータ等のディジタル処理装置がある。

また、カード状の基板に複数のダイナミック型ＲＡＭ（
ランダムアクセスメモリ〉又はリードオンリーメモリ等
の半導体メモリを搭載したメモリカードがある。

主記憶装置及び補助記憶装置を備えたパーソナルコンピ
ュータについては、例えば、１９８９年９月２５日発行
、「日経パソコン１の第１９４頁〜第２２０頁に記載さ
れている。また、メモリカードについては、例えば、１
９８９年２月６日発行、ｒＬＳ　Ｉメモリカードと応用
技術Ｊの第２５頁〜第４８頁に記載されている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のパーソナルコンピュータ
等において、オペレーティングシステム等のシステムプ
ログラムは、その利用者や用途言い換えるならばその処
理内容に応じて、補助記憶装置から主記憶装置に読み出
される。また、パーソナルコンピュータ等の処理結果と
して主記憶装置内に格納されたデータ等は、その利用者
又は処理内容に対応した補助記憶装置等に転写され、保
管される。このため、利用者は、その都度補助記憶装置
により保持されるシステムプログラムを主記憶装置に読
み込み、また主記憶装置に書き込まれたデータ等を補助
記憶装置等に出力する作業を余儀なくされる。このこと
は、利用者の処理負担を増大させ、結果的にパーソナル
コンピュータ等の使用効率を低下させる。

一方、上記に記載されるような従来のメモリカードでは
、半導体メモリの電源電圧は、メモリアレイ部を含めて
、例えば＋５Ｖとされる。したがって、このまま半導体
メモリの高集積化及び大容量化を図った場合、消費電力
ならびに回路素子の耐圧等において不利となる。また、
メモリカードに内蔵される電池だけでは記憶内容の長期
的な保持が困難であり、その保管方法についてもいまだ
効果的な手段が提供されていない。

この発明の目的は、パーソナルコンピュータ等のディジ
タル処理装置の記憶系統を簡素化し、その専有化を図っ
て、ディジタル処理装置の使用効率を高めることにある
。

この発明の他の目的は、メモリカードの高集積化及び大
容量化にあわせてその低消費電力化を図るとともに、メ
モリカーＦ′の効果的な保管手段を提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明１ＩＩＩ書の記述及び添付図面から明らかになる
であろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、パーソナルコンピュータ等のディジタル処理
装置の主記憶装置及び補助記憶装置を、そのメモリアレ
イ部に供給される内部電源電圧の絶対値が２．５Ｖ又は
その近似値とされる半導体メモリを基本とする大容量の
メモリカードにより構成する。そして、メモリセルの情
報蓄積ノードに対応する絶縁膜を、比較的良好な耐圧特
性を有するタンタルオキサイドにより形成するとともに
、メモリカード内に充電可能な二次電池を設ける。また
、メモリカードの記憶内容をリフレッシュしあるいは内
蔵する補助記憶装置に転写して長期的に保存する機能や
、オペレーティングシステム等のシステムプログラムを
上記補助記憶装置からメモリカードに複写しかつその二
次電池を充電する機能を有するカードホルダを用意する
。

〔作　用〕

上記した手段によれば、パーソナルコンピュータ等の記
憶系統を単一化しかつ利用者又は処理内容ごとに専有化
して、パーソナルコンピュータ等の使用効率を高めるこ
とができる。言い換えるならば、従来、階層構造化され
ていた主記憶装置と補助記憶装置を、大容量半導体メモ
リを用いることにより非階層構造化し、記憶装置の使用
効率を高めることができる。また、メモリカードの高集
積化及び大容量化にあわせてその低消費電力化を推進で
きるとともに、メモリカードの記憶内容を効率的かつ長
期的に保持できる。

〔実施例〕

第１図には、この発明が通用されたパーソナルコンピュ
ータ（ＣＯＭ：電子計算機）の一実施例のブロック図が
示されている。

第１図において、パーソナルコンピュータは、中央処理
袋ｆｃＰＵを中心として構成される。この中央処理装置
ＣＰＵは、特に制限されないが、ストアドブログラム方
式の処理装置とされ、各種演算処理を行う算術論理演算
ユニフトやコンピュータ全体の制御を行う制御ユニット
等を備える。

また、キャッシュメモリ等のいわゆるワークストレージ
を備える。中央処理装置ＣＰＵは、システムバス５−Ｂ
ＵＳに結合される。システムバス５−ＢＵＳは、後述す
るように、アドレスバス及びデータバスならびにコント
ロールバスを含む、中央処理装置ＣＰＵには、電源ユニ
フ１−ＰＯＷＵから電導電圧ｖｃｃｐ及び接地電位ｖｓ
ｓｐが動作電源として供給される。この実施例において
、回路の電源電圧ｖｃｃｐは、特に制限されないが、３
．３ｖのような正の電源電圧とされる。

システムバス５−ＢＵＳには、デイスプレィ制御１装置
ｆＤＰＹｃとキーボード制御装置ＷＢＣならびにパラレ
ルＩ１０制御装置ＰＩＣ及びシリアルＩ１０制御装置Ｓ
ＩＣが結合される。このうち、デイスプレィ制御装置Ｄ
ＰＹＣには、特に制限されないが、液晶型のデイスプレ
ィ装置ＤＰＹが結合され、キーボード制御装置ＷＢＣに
は、キーボードＫＢが結合される。これらのデイスプレ
ィ装置ＤＰＹ及びキーボードＫＢは、特に制限されない
が、いわゆる標準装備とされ、パーソナルコンピュータ
の本体として一体化される。一方、パラレルＩ１０制御
装置ＰＩＣには、特に制限されないが、コネクタＣＯＮ
２を介して例えばプリンタＰＲＮＴ等のパラレル入出力
装置が結合され、シリアルＩ１０制御装置ＳＩＣには、
コネクタＣ０Ｎ３を介して例えばモデム装置ＭＯＤＥＭ
等のシリアル入出力装置が結合される。デイスプレィ制
御装置ＤＰＹＣ及びキーボード制御袋ＷＩＫＢｃならび
にパラレルＩ１０制御装置ＰＩＣ及びシリアルＩ１０制
御装置Ｓ■０には、電源ユニットＰＯＷＵから回路の電
源電圧ｖｃｃｐ及び接地電位ＶＳＳＰが動作電源として
供給される。

この実施例において、システムバス５−ＢＵＳには、さ
らにコネクタＣ０Ｎ１を介して、メモリカードＭＣが結
合される。このメモリカードＭＣは、後述するように、
いわゆる１２８メガバイト（１メガバイトは１００万バ
イト）の記憶容量を有し、パーソナルコンピュータの主
記憶装置ＭＳ及び補助記憶装置ＡＳとして機能する。つ
まり、この実施例のパーソナルコンピュータでは、主記
憶袋ｆｉＭｓ及び補助記憶装置ＡＳが、容易に接続しか
つ取り外し可能な１枚のメモリカードＭＣによって実現
される。これにより、パーソナルコンピュータの利用者
は、各個人又は処理内容に対応した専用のメモリカード
ＭＣを用意することで、オペレーティングシステム等の
システムプログラムやデータ等を個別に専有できる。そ
の結果、利用者の処理負担が軽減されるとともに、パー
ソナルコンビエータの記憶系統が簡素化され、その使用
効率が高められるものとなる。

第２図には、第１図のパーソナルコンピュータの一実施
例の外観構造図が示されている。

第２図において、パーソナルコンピュータは、特に制限
されないが、いわゆるノート型ラップトツブうンビエー
タとされ、蝶番により結合される一対の上部ケースＵＣ
及び下部ケースＬＣを備える。このうち、上部ケースＵ
Ｃには、特に制限されないが、上記デイスプレィ装置Ｄ
ＰＹが実装される。また、下部ケースＵＣの表面には、
制御パネルＣＰを含むキーボードＫＢが実装され、その
内部には、中央処理装置ＣＰＵや各制御装置を搭載した
プリント基板ＰＢが実装される。下部ケースＬＣの右側
面には、メモリカード装着用の挿入口が設けられ、その
奥にはメモリカード接続用のコネクタＣ０Ｎ１が実装さ
れる。さらに、下部ケースＬＣの裏側面には、プリンタ
ＰＲＮＴ及びモデムＭＯＤＥＭを接続するためのコネク
タＣＯＮ２及びＣ０Ｎ３が実装される。

第３図には、第１図のパーソナルコンピュータに用いら
れるメモリカードＭＣの一実施例のブロック図が示され
ている。

第３図において、メモリカードＭＣは、特に制限されな
いが、１６個のダイナミック型ランダムアクセスメモリ
ＲＡＭ０Ｏ〜ＲＡＭＯ３ないしＲＡＭ３０〜ＲＡＭ３３
をその基本構成とする。これらのダイナミック型ＲＡＭ
は、いわゆる６４メガピントすなわち８メガバイトの記
憶容量をそれぞれ有し、これによってメモリカードＭＣ
は、いわゆる１０２４メガビツトすなわち１２８メガバ
イト、言い換えるならば３２ピント×３２メガワードの
記憶容量を有するものとなる。

ランダムアクセスメモリＲＡＭ０　Ｏ−ＲＡＭＱ３ない
しＲＡＭ３０〜ＲＡＭ３３は、特に制限されないが、イ
ンタフェース制御部ＩＦＣに結合され、その制御を受け
る。インタフェースＩＩＪ！１１部ＩＦＣは、さらにコ
ネクタＣ０ＮＩを介して上記システムバス５−ＢＵＳに
結合される。

システムバス５−ＢＵＳは、特にｖＩ限されないが、第
３図に例示されるように、２５ピントのアドレスバスＡ
Ｏ−Ａ２４と、３２ビツトのデータバスＤＯ−Ｄ３１を
備え、さらにクロック信号ＣＬＫ、アドレスストローブ
信号ＡＳ、リードライト信号Ｒ／Ｗ及びデータ転送確認
信号ＤＴＡＣＫとを含むコントロールバスを備える。こ
の実施例において、上記各バスを介して伝達されるアド
レス信号及びデータならびに各種制御信号は、上記電源
電圧ｖｃｃｐをハイレベルとし、接地電位■ｓｓｐをロ
ウレベルとする。

システムバスＳ−Ｂ　ＵＳのアドレスバスを介して供給
される２５ピントのアドレス信号のうち上位２ビツトの
アドレス信号Ａ２３及びＡ２４は、特に制限されないが
、インタフェースＩＩＪ御部ＩＦＣにより、ブロック遣
択信号として分離され、これをもとにロウアドレススト
ローブ信号ＲＡＳＯ〜ＲＡＳ３が選択的に形成される。

このうち、ロウアドレスストローブ信号ＲＡＳＯは、特
に制限されないが、第３図の垂直方向つまり同列に配置
される４個のランダムアクセスメモリＲＡＭ０Ｏ〜ＲＡ
ＭＯ３に共通に供給され、ロウアドレスストローブ信号
ＲＡＳ　１ないしＲＡＳ３は、同列に配置される４個の
ランダムアクセスメモリＲＡＭ１０〜ＲＡＭ１３ないし
ＲＡＭ３０〜ＲＡＭ３３にそれぞれ共通に供給される。

これにより、１６個のダイナミンク型ＲＡＭは、それぞ
れ４個ずつ垂直方向にブロック分割される。

一方、残り２３ビフトのアドレス信号ＡＯ〜Ａ２２は、
特に制限されないが、上位１２ピントすなわちアドレス
信号Ａｌ１−Ａ２２をＸアドレス信号ＡＸＯ〜ＡＸＩＩ
とし、下位１１ピントすなわちアドレス信号ＡＯ〜ＡＩ
ＯをＹアドレス信号ＡＹＯ〜ＡＹＩＯとする形で時分割
多重化され、内部アドレス信号ＡＩＯ〜Ａ１１ｌとして
、すべてのダイナミック型ＲＡＭに共通に供給される。

周知のように、内部アドレス信号線ＡＩＯ〜Ａ１１１に
は、ロウアドレスストローブ信号ＲＡＳＯ〜ＲＡＳ３の
立ち下がりに同期してＸアドレス信号ＡＸＯ〜ＡＸＩＩ
が供給され、カラムアドレスストローブ信号ＣＡＳの立
ち下がりに同期してＹアドレス信号ＡＹＯ〜ＡＹＩＯが
供給される。

次に、システムバス５−ＢＵＳのデータバスを介して伝
達される３２ビツトのデータＤＯ〜Ｄ３１は、インタフ
ェース制御部ＩＦＣにより８ビツトつまりバイトごとに
分離され、対応する４個のダイナミック型ＲＡＭに伝達
される。すなわち、下位８ビツトのデータＤＯ〜Ｄ７ば
、内部データＤＩＯ−ＤＩ７として、第３図の水平方向
つまり同行に配置される４個のランダムアクセスメモリ
ＲＡＭ００−ＲＡＭ３０に伝達され、データＤ８〜Ｄ１
５ないしＤ２４〜Ｄ３１は、同様に内部データＤＩ８〜
ＤＩ　１５ないしＤＩ２４〜ＤＩ３１として、同行に配
置される４個のランダムアクセスメモリＲＡ　Ｍ　０１
　”　ＲＡ　Ｍ　３１なしいＲＡＭ（１３〜ＲＡＭ３３
にそれぞれ伝達される。これにより、１６個のダイナミ
ック型ＲＡＭは、それぞれ４個ずつ水平方向にバイト分
割される。

メモリカードＭＣの１′ンタフ工−ス制御部【ＦＣは、
さらに、システムバス５−ＢＵＳのコントロールバスを
介して伝達されるクロック信号ＣＬＫ、アドレスストロ
ーブ信号ＡＳ、　　リードライト信号Ｒ／Ｗ及びデータ
転送確認信号ＤＴＡＣＫと上位２ピントのアドレス信号
Ａ２３及びＡ２４をもとに、上記ロウアドレスストロー
ブ信号ＲＡＳＯ〜ＲＡＳ３とカラムアドレスストローブ
信号ＣＡＳ、　　ライトイネーブル信号ＷＥ及び出力イ
ネーブル信号で１を、所定のタイミング条件に従って形
成する。このうち、ロウアドレスストローブ信号ＲＡＳ
Ｏ〜ＲＡＳ３は、前述のように、対応するブロックの４
個のダイナミック型ＲＡＭにそれぞれ共通に供給され、
カラムアドレスストローフ信号ＣＡＳ及びライトイネー
ブル信号ＷＥならびに出力イネーブル信号ＯＥは、すべ
てのダイナミック型ＲＡＭに共通に供給される。

ところで、システムバス５−ＢＵＳを介して伝達される
アドレス信号及びデータならびに各種制御信号は、前述
のように、電源電圧ｖｃｃｐをハイレベルとし、接地電
位ｖｓｓｐをロウレベルとする。また、ランダムアクセ
スメモリＲＡＭ０Ｏ〜ＲＡＭＯ３ないしＲＡＭ３０−Ｒ
ＡＭ３３は、後述するように、比較的絶対値の小さな内
部電源電圧ＶＣＬを動作電源とし、その人出力信号のハ
イレベルも対応じて小さくされる。このため、インタフ
ェース制御部ＩＦＣは、電源電圧ｖｃｃｐをその動作電
源とするとともに、上記アドレス信号及びデータならび
に各種制御信号の振幅を内部電源電圧ＶＣＬに対応させ
るべく圧縮するレベル変換回路を備える。

メモリカードＭＣは、特に制限されないが、さらにリフ
レッシュ制御部ＲＦＣ及びメモリカード電源部ＰＯＷＭ
を備え、二次電池ＢＡＴ及び太陽電池Ｓ　−Ｂ　Ａ　Ｔ
を備える。このうち、リフレッシュ制御部ＲＦＣは、特
に制限されないが、２５ビツトのリフレッシュアドレス
カウンタとタイマー回路とを備える。そして、リフレッ
シュアドレスカウンタの出力信号としてリフレッシュア
ドレス信号ＲＯ〜Ｒ２４を形威し、タイマー回路の出力
信号としてリフレッシュ起動信号Ｒ３を形成して、イン
タフェース制御部ＩＦＣに供給する。

インタフェース制御部ＩＦＣは、上記リフレッシュ起動
信号Ｒ５に従って、ダイナミック型ＲＡＭのりフレンシ
ュ動作を実行する。このとき、インタフェース制御部Ｉ
ＦＣは、上記リフレッシュアドレス信号ＲＯ〜Ｒ２４を
アドレス信号として選択し、またリフレフシュ動作が終
了した時点でリフレッシュ完了信号ＲＣを形威して、リ
フト。

ンユ制御部ＲＦＣに供給する。このリフレッシュ完了信
号ＲＣは、上記リフレッシュアドレスカウンタの更新動
作に供される。

一方、メモリカード電源部ＰＯＷＭには、コネクタＣ０
Ｎ１の対応する端子を介して、電源電圧ｖｃｃｐ及び接
地電位ｖｓｓｐが供給される。メモリカード電源部ＰＯ
ＷＭは、この電源電圧ＶＣＣＰ及び接地電位ｖｓｓｐあ
るいは二次電池ＢＡＴ及び太陽電池５ＢＡＴの出力電圧
をもとに、上記内部電源電圧ＶＣＬと電源電圧ＶＣＣＰ
に対応した回路の電源電圧ｖＣＣとを形威し、メモリカ
ードＭＣの各部に供給する。このうち、回路の電源電圧
ＶＣＣは、上記インタフェース制御部ＩＦＣ及びリフレ
ッシュ制御部ＲＦＣの動作電源として供給される。また
、内部電源電圧ＶＣＬは、特に＠限されないが、２．５
Ｖのような比較的小さな絶対値とされ、ランダムアクセ
スメモリＲＡＭ０Ｏ〜ＲＡＭＯ３ないしＲＡＭ３０〜Ｒ
ＡＭ３３の動作電源として供給される。

第４図には、第３図のメモリカードＭＣの一実施例の外
観構造図が示されている。

第４図において、メモリカードＭＣを構成する各部は、
カード基板ＣＢ上に実装され、カードケースＣＣによっ
て保護される。カード基板ＣＢの一方には、特に制限さ
れないが、コネクタＣ０Ｎ１のプラグ部分に対応する端
子列が形成され、それに近接して、インタフェース制御
部ＩＦＣ及びリフレッシュ制御部ＲＦＣを搭載した集積
回路ＬＳ１１７とメモリカード電源部ＰＯＷＭを搭載し
た集積回路ＬＳ１１８ならびに２個の単位電池からなる
二次電池ＢＡＴが実装される。カード基板ＣＢの他方に
は、太陽電池５ＢＡＴが実装され、その内側には、ラン
ダムアクセスメモリＲＡＭ０Ｏ〜ＲＡＭＯ３ないしＲＡ
Ｍ３０〜ＲＡＭ３３に対応する１６個の集積回路ＬＳＩ
Ｉ−ＬＳ１１６が格子状に配置される。カードケースＣ
Ｃには、太陽電池５ＢＡＴの受光面に対応する部分に、
電池用採光窓ＢＷが設けられる。

このように、メモリカード内に設けられる電池を、充電
可能な二次電池とすることで、電池としての使用期間を
延長できる。また、上記二次電池と実質的に並列形態に
太陽電池を設けることで、メモリカードがパーソナルコ
ンピュータ等に接続されない場合における二次電池の負
担を軽減し、その使用期間を延長できる。このことは、
実質的にパーソナルコンピュータの利用者に対する処理
負担を軽減する結果となる。

第５図には、＠３図のメモリカードＭＣに搭載されるダ
イナミック型ＲＡＭの一実施例のブロック図が示されて
いる。また、＄７図には、第５図のダイナミック型ＲＡ
Ｍのメモリアレイの一実施例の部分的な回路図が示され
、第８図及び第９図には、！＠７図のメモリアレイに含
まれるメモリセルの第１及び第２の実施例の断面構造図
がそれぞれ示されている。以下、ランダムアクセスメモ
リＲＡＭ０Ｏを例に、この実施例のダイナミック型ＲＡ
Ｍの構成と動作の櫃要ならびにその特徴について説明す
る。なお、この実施例のダイナミック型ＲＡ　Ｍは、前
述のように、その絶対値が２．５Ｖとされる内部電源電
圧ＶＣＬを動作電源とする。

第５図の各ブロックを構成する回路素子は、特に制限さ
れないが、１個のＰ型半導体基板上に形成される。以下
の図において、そのチャンネル（バックゲート）部に矢
印が付加されるＭ　ＯＳ　Ｆ　Ｅ　Ｔ（金Ｍ酸化物半導
体型電界効率トランシ゛スタ。この明細書では、ＭＯＳ
ＦＥＴをして絶縁ゲート型電界効果トランジスタの総称
とする）はＰチャンネル型であって、矢印の付加されな
いＮチャンネルＭＯ５ＦＥＴと区別して示される。また
、＄８図及び第９図において、プレー）ＰＬの上層に形
成される金属配線層等は図示されない。

第５図において、ランダムアクセスメモリＲＡＭ０Ｏ〜
ＲＡＭＯ３ないしＲＡＭ３０〜ＲＡＭ３３は、特に制限
されないが、ランダムアクセスメモリＲＡＭ０Ｏに代表
して示されるように、半導体基板の大半の面積を占めて
形成されるメモリアレイＭＡＲＹをその基本構成とする
。

メモリアレイＭＡＲＹは、特に制限されないが、同図の
垂直方向に平行して配置される実質的に合計４０９６本
のワード線と、同図の水平方向に平行して配置される実
質的に合計１６３８４組の相補ビット線ならびにこれら
のワード線と相補ビット線の交点に格子状に配置される
実質的に合計６７１０８８６４個のダイナミック型メモ
リセルとを含む。このうち、相補ピント線は８組ずつ合
計２０４８のビット線群に分割され、このピント線群を
単位として選択的にデータ人出カ回路１１０に接続され
る。これにより、各ダイナミック型ＲＡＭは、いわゆる
６４メガビツトの記憶容量を有し、４０９６のロウアド
レス空間と２０４８のカラムアドレス空間とを有する。

メモリアレイＭＡＲＹを構成するメモリセルのそれぞれ
は、第７図に例示されるように、いわゆるダイナミック
型メモリセルとされ、一対の情報蓄積用キャパシタＣｓ
１（Ｃｓ２）及びアドレス選択用ＭＯ３ＦＥＴＱｓ　１
　　（Ｑｓ　２）を含む、メモリアレイＭＡＲＹの同一
の列に配置される合計４０９６個のメモリセルのアドレ
ス選択用ＭＯ３ＦＥＴＱｓ　ｌ　　（Ｑｓ　２）のドレ
インは、対応する相補ビット線の非反転ビット線Ｂｊ又
は反転ビット線Ｂｊ等に所定の規則性をもって交互に結
合される。また、メモリアレイＭＡＲＹの同一の行に配
置される合計１６３８４個のメモリセルのアドレス選択
用ＭＯＳ　Ｆ　ＥＴＱ　ｓ　ｉ　　Ｃ’Ｑ　ｓ　２）の
ゲートは、対応するワード線Ｗｉ又はＷｉ　＋　１等に
共通結合される。各メモミノセルのアドレスＭ択用ＭＯ
３ＦＥＴＱｓ　１　　（Ｑｓ　２）のソースは、対応す
る情報蓄積用キャパシタＣ３ｌ（Ｃ３２）の蓄積ノード
側の電極ＣＮに結合される。そして、各メモリセルの情
報蓄積用キャパシタＣｓ１．（Ｃｓ２）の他方の電極に
は、特に’＃１ＩＶａされないか、内部電源電圧ＶＣＬ
の二分の−のレベルとされるセルプレート電圧ｖｃｐか
供給される。

この実施例において、メモリアレイＭＡＲＹを構成する
メモリセルは、特に′＠限されないか、第８図又は第９
図に示されるようなし・わゆる５ＴＣ（スタンクトキャ
パシタ〉型メモリセル又はＣＲＯＷＮ　＜クラウン）型
メモリセルとされ、その蓄積ノードに対応する絶縁膜は
、比較的耐圧特性の良好なタンタルオキサイド（Ｔａｚ
Ｏｓ）を材料として形成される。

すなわち、第８図の場合、Ｐ型の半導体基板ＳＵＢの表
面には、例えば第７図のアｉレス選択用ＭＯ３ＦＥＴＱ
ｓｌのソースＳＬを構成する拡散１ｉｉ　Ｌ　ａと、ア
ドレス選択用ＭＯ３ＦＥＴＱｓ２のソースＳ２を構成す
る拡散層ＬｃならびにこれらのＭＯＳＦＥＴのドレイン
Ｄ１及びＤ２を構成する拡散層Ｌｂが形威される。この
うち、拡散層Ｌｂは、特に制限されないが、アルミニウ
ム等の金属配線層からなる非反転ピント線Ｂｊ等に結合
され、拡散層Ｌａ及びＬｃは、対応する情報蓄積用キャ
パシタＣｓｌ又はＣｓ２の蓄積ノード側の電極ＣＮに結
合される。これらの電極ＣＮの上層には、上記タンタル
オキサイドからなる絶縁ｆｃＩが形威され、さらにその
上層には、情報蓄積用キャパシタＣｓｌ又はＣ３２の他
方の電極すなわちプレートＰＬが形威される。プレート
ＰＬには、図示されないコンタクトを介して上記セルプ
レート電圧ｖｃｐが供給される。アドレス選択用ＭＯ３
ＦＥＴＱｓｌ及びＱ３２のソースＳ１及びドレインＤｉ
間あるいはソースＳ２及びドレインＤ２間つまり各アド
レス選択用ＭＯＳ　Ｆ　ＥＴのチャンネルの上層には、
所定の絶縁膜をはさんでワード線Ｗｉ又はＷ　ｉ　＋１
等が形威される。言うまでもなく、これらのワード線は
、それぞれアドレス選択用ＭＯ３ＦＥＴＱｓｌ及びＣｓ
２のゲートｃｉ及びＧ２とし、て機能する。

一方、第９図の場合、拡散層Ｌｂに結合されるビット線
ＢＪ等は、プレートＰＬの下層に形威され、情報蓄積用
キャパシタＣｓｌ及びＣ３２の蓄積ノード側の電極ＣＮ
は、半導体基板ＳＵＢと垂直方向に突起状に形威される
。そして、これらの電極ＣＮの上層に、タンタルオキサ
イドによる絶縁１１ｃＩが形威され、さらにその上層に
プレートｖｃｐが形威される。

このように、メモリアレイＭＡＲＹをＳＴＣ型又はＣＲ
ＯＷＮ型メモリセメモリセル成し、各メモリセルの蓄積
ノードに対応する絶縁膜を比較的良好な耐圧特性を有す
るタンタルオキサイドにより形成することで、メモリセ
ルとして充分な耐圧特性を得つつ、その小型化及び高集
積化を図ることができるものである。

第５Ｉ３！：ｌにおいて、メモリアレイＭＡＲＹをｍ戒
するワード線は、ロウアドレスデコーダＲＡＤに結合さ
れ、択一的に選択状態とされる。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、ロウアドレスバッファＲＡＢから１２ビツトの相補内
部アドレス信号ａｘＯ〜ａｘｌｌ（ここで、例えば非反
転内部アドレス選択用ａｘＱと反転内部アドレス信号丁
１１をあわせて相補内部アドレス信号上ｘＯのように表
す。以下、相補信号又は相補信号線について同様〉が供
給され、タイミング発生回路ＴＧから、タイミング信号
φＸが供給される。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレス信号ａｇｏ〜ａｘｌｌを
デコードし、メモリアレイＭＡＲＹの対応するワード線
を択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、インタフェース制御部
ＩＦＣから内部アドレス信号信号ＡＩＯ〜Ａ１１ｌとし
て時分割的に伝達されるＸアドレス信号ＡＸＯ−ＡＸＩ
Ｉを、タイミング発生回路ＴＧから供給されるタイミン
グ信号ψａ「に従って取り込み、保持する。また、これ
らのＸアドレス信号をもとに上記相補内部アドレス信号
ａｘＱ〜ａ　ｘ　ｉ　ｉを形威し、ロウアドレスデコー
ダＲＡＤに供給する。

一方、メモリアレイＭＡＲＹをｔＩｉ威する相補ビット
線は、その一方において、センスアンプＳＡの対応する
単位増幅回路に結合され、その他方において、カラムス
イッチＣ８Ｗの対応するスイッチＭＯ５ＦＥＴに結合さ
れる。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補ビ
ット線に対応じて設けられる合計１６３８４個の単位増
幅回路を含む、これらの単位増幅回路には、タイミング
発生回路ＴＧからタイミング信号φｐａが共通に供給さ
れる。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、適訳的に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイＭＡＲＹの選択されたワード線に結合
される１６３８４個のメモリセルから対応する相補ビッ
ト線を介して出力される微小読み出し信号を増幅し、ハ
イレベル又はロウレベルの２値読み出し信号とする。

カラムスイッチＣ３Ｗは、メモリアレイＭＡＲＹの各相
補ビット線に対応じて設けられる合計１６３８４対のス
イッチＭＯＳ　Ｆ　ＥＴを含む、これらのスイッチＭＯ
３ＦＥＴの一方は、前述のように、メモリアレイＭＡＲ
Ｙの対応する相補ビット線にそれぞれ結合され、その他
方は、８組の相補共通データ線ＣＤ０−ＣＤ７に８対ご
とに順次共通結合される。隣接する８対のスイッチＭＯ
３ＦＥＴのゲートはそれぞれ共通結合され、カラムアド
レスデコーダＣＡＤから対応するビット線選択信号がそ
れぞれ供給される。

カラムスイッチＣ３Ｗの隣接する８対のスイッチＭＯ３
ＦＥＴは、対応する上記ビット線選択信号が択一的にハ
イレベルとされることで、選択的にかつ一斉にオン状態
となる。これにより、メモリアレイＭＡＲＹの対応する
８組の相補ピント線が、上記相補共通データ線ＣＤＯ〜
旦Ｄ７に選択的に接続される。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスデコーダＣＡＢから１１ピントの相
補内部アドレス信号ａｙＱ〜！ｙ１０が供給され、タイ
ミング発生回路ＴＧからタイミング信号φｙが供給され
る。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号ａｙＱ〜１ｙ１
０をテコードし、対応するビット線選択信号を択一的に
ハイレベルとする。これらのビット線選択信号は、前述
のように、カラムスイッチＣ８Ｗの対応する８対のスイ
ッチＭＯＳ　Ｆ　ＥＴにそれぞれ供給される。

カラムアドレスバンフｙ　ＣＡ　Ｂは、インタフェース
制御部ＩＦＣから内部アドレス信号信号ＡｌＯ〜Ａｌｌ
０として時分割的に供給されるＹアドレス信号ＡＹＯ−
ＡＹＩＯを、タイミング発生回路ＴＧから供給されるタ
イミング信号ψａｃに従って取り込み、保持する。また
、これらのＹアドレス信号をもとに、上記相補内部アド
レス信号土ｙＯ−ａｙｌＯを形成し、カラムアドレスデ
コーダＣＡＤに供給する。

相補共通データ線−〇ＤＯ〜ＣＤ７は、特に制限されな
いが、データ入出力回路Ｉ１０に結合される。このデー
タ入出力回路Ｉ１０には、タイミング発生回路ＴＧから
、タイミング信号φｗｅ及びφＯｅが供給される。

データ入出力回路１１０は、特に制限されないが、相補
共通データ線ＣＤ０−ＣＤ７に対応じて設けられるそれ
ぞれ８個のデータ入カバソファ及びデータ出力バッファ
を備える。このうち、各データ人カバンファの入力端子
は、対応する内部データ入出力１１０１０〜Ｄ１７にそ
れぞれ結合され、その出力端子は、対応する相補共通デ
ータ練旦ＤＯ〜ＣＤ７にそれぞれ結合される。データ人
カバフファには、上記タイミング信号φｗｅが共通に供
給される。

データ入カバ７フアは、ダイナミック型ＲＡＭが書き込
みモードとされ上記タイミング信号φＷｅがハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、各データ入カバソファは、内部データ入
出力線ＤＩＯ〜Ｄｒ７を介して供給される書き込みデー
タに従った相補書き込み信号を形成し、対応する相補共
通データ線ＣＤ０−ＣＤ７を介して、メモリアレイＭＡ
ＲＹの選択されたメモリセルに供給する。特に制限され
ないが、上記タイミング信号φｗｅがロウレベルとされ
るとき、データ人カバソファの出力はハイインピーダン
ス状態とされる。

一方、データ入出力回路Ｉ１０の各データ出力バッファ
の入力端子は、特に制限されないが、対応する上記相補
共通データ線ＣＤＯ〜−ＣＤ７にそれぞれ結合され、そ
の出力端子は、上記内部データ入出力線ＤＩＯ〜ＤＩ７
に実質的に共通結合される。データ出力バッファには、
上記タイミング信号φＯｅが共通に供給される。

データ出力バッファは、ダイナミック型ＲＡＭが読み出
しモードとされ上記タイミング信号φＯｅがハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、各データ出力バッファは、メモリアレイ
ＭＡＲＹの這択されたメモリセルから対応する相補共通
データ線ＣＤＯ〜ＣＤ７を介して出力される２値統み出
し信号をさらに増幅し、対応する内部データ入出力線Ｄ
ＩＯ〜ＤＩ７を介してメモリカードＭＣのインタフェー
ス制御部ＩＦＣに伝達する。

タイミング発生回路ＴＧは、インタフェース制御部ＩＦ
Ｃから起動制御信号として供給されるロウアドレススト
ローブ信号ＲＡＳＯ，カラムアドレスストローブ信号Ｃ
ＡＳ、　ライトイネーブル信号ＷＥ及び出力イネーブル
信号ＯＥをもとに、上記各種のタイミング信号を形成し
、ダイナミック型ＲＡＭの各部に供給する。

ところで、この実施例において一ランダムアクセスメモ
リＲＡＭ０Ｏ〜ＲＡＭＯ３ないしＲＡＭ３０〜ＲＡＭ３
３は、前述のように、比較的絶対値の小さな内部電源電
圧ＶＣＬを動作電源とし、各ダイナミック型ＲＡＭとイ
ンタフェース制御部ＩＦＣとの間で授受される内部アド
レス信号ＡｌＯ〜Ａｌｌ０及び内部データＤＩＯ〜ＤＩ
７ならびに各起動制御信号は、内部電源電圧ＶＣＬにあ
わせてその信号振幅が圧縮される。また、メモリアレイ
ＭＡＲＹを構成するメモリセルは、前述のように、ＳＴ
Ｃ型又はＣＲＯＷＮ型とされ、その蓄積ノードに対応す
る絶縁膜は、比較的耐圧特性の良好なタンタルオキサイ
ドを材料として形成される。その結果、ダイナミック型
ＲＡＭの高集積化及び大容量化が図られるとともに、メ
モリカードＭＣの低消費電力化が推進される。

第６図には、第３図のメモリカードＭＣのメモリカード
電源部ＰＯＷＭの一実施例の回路ブロック図が示されて
いる。

第６図において、メモリカードＭＣのメモリカード電源
部ＰＯＷＭは、特に制限されないが、電源電圧ｖｃｃｐ
を受ける電源モニタ回路ＶＣＭ及び充電回路ＣＨＧと、
これらの回路の入力端子と接地電位ｖｓｓｐとの間に設
けられる高抵抗Ｒ１とを含む、また、上記電源電圧ｖｃ
ｃｐと電源電圧ＶＣＣ供給点との間ならびに二次電池Ｂ
ＡＴ及び太陽電池５ＥＡＴの生電極と電源電圧ＶＣＣ供
給点との間にそれぞれ設けられるＰチャンネルＭＯ３Ｆ
ＥＴＱＩならびにＱ２と、電源電圧ＶＣＣを受ける降圧
回路ＶＣＤとを含み、さらに、電源電圧ＶＣＣ供給点と
回路の接地電位■ＳＳならびに上記降圧回路ＶＣＤの出
力端子すなわち内部電源電圧ＶＣＬ供給点と回路の接地
電位ＶＳＳとの間にそれぞれ設けられる電源平滑用キャ
パシタＣ１及びＣ２を含む、この実施例において、電源
電圧ｖｃｃｐの絶対値は、特に制限されないが、二次電
池ＢＡＴ及び太陽電池５ＢＡＴの単位出力電圧の整数倍
とされる。また、電源平滑用キャパシタＣ２の容量値は
、他方のキャパシタＣＩに比較して充分大きくされる。

電源モニタ回路ＶＣＭの出力信号ＶＭは、特に制限され
ないが、上記ＭＯ３ＦＥＴＱ２のゲートに供給されると
ともに、インバータ回路Ｎ１により反転された後、ＭＯ
３ＦＥＴＱＩのゲートに供給される。充電回路ＣＨＧの
出力端子は、上記二次電源ＢＡＴ及び太陽電池５ＢＡＴ
の生電極に共通結合される。

メモリカードＭＣがパーソナルコンピュータ又は後述す
るカードホルダに接続され、コネクタＣ０ＮＩの対応す
る端子を介して所定の電源電圧ＶＣＣＰが供給されると
き、電源モニタ回路ＶＣＭの出力信号ＶＭは、回路のｉ
ｉ？ａ電圧ｖｃｃｐのようなハイレベルとされる。この
ため、ＭＯ５ＦＥＴＱＩはオフ状態となり、ＭＯ３ＦＥ
ＴＱ２は、インバータ回路Ｎ１の出力信号がロウレベル
とされることでオン状態となる。その結果、上記電源電
圧ｖｃｃｐが、回路の電源電圧ＶＣＣとして降圧回路Ｖ
ＣＤならびにインタフェース制御部ＩＦＣ等に供給され
る。このとき、充電回路ＣＨＧが動作状態とされ、二次
電池ＢＡＴの充電動作が並行して行われる。

一方、メモリカードＭＣがパーソナルコンピュータ又は
カードホルダに接続されず、電源電圧ＶＣＣＰが供給さ
れないとき、電源モニタ回路■ＣＭの出力信号ＶＭは、
回路の接地電位のようなロウレベルとされる。このため
、ＭＯ５ＦＥＴＱＩは、インバータ回路Ｎ１の出力信号
がハイレベルとされることでオフ状態となり、代わって
ＭＯ３ＦＥＴＱ２かオン状態となる。その結果、二次電
池ＢＡＴ及び太陽電池５ＢＡＴの出力電圧が、上記回路
の電源電圧ｖＣＣとして降圧回路ＶＣＤ及びインタフェ
ース制御部ＩＦＣ等に供給される。

このとき、充電回路ＣＨＧによる二次電池ＢＡＴの充電
動作は停止される。前述のように、電源平滑用キャパシ
タＣ２の容量値はキャパシタＣ１に比較して充分大きく
されるため、メモリカードの引き抜き時における内部電
源電圧ＶＣＬの一時的な低下が防止される。

第１０図には、この発明が通用されたカードホルダＭＣ
Ｈの一実施例のブロック図が示され、第１１図には、第
１０Ｆｇのカードホルダの一実施例の外観構造図が示さ
れている。

第１０図において、この実施例のカードホルダＭＣＩは
、特に制限されないが、カードホルダ制御部ＣＨＣ及び
カードホルダ電源部ＰＯＷＨを備え、補助記憶装置とし
て磁気ディスク装！ＨＤＵを備える。また、この実施例
のカードホルダＭＣＨは、特に制限されないが、上記第
３図及び！！８４図のカードホルダＭＣを同時に最大４
枚接続しうる構成とされ、そのために４個のコネクタＣ
０Ｎ１０〜Ｃ０Ｎ１３を備える。カードホルダＭＣＨの
各部は、第１１図に示されるように、ホルダケースＨＣ
内に実装される。このホルダケースＨＣには、メモリカ
ードＭＣＯ〜ＭＣ３を接続するための四つの挿入口が設
けられる。

カードホルダＭＣＨは、特に制限されないが、コネクタ
Ｃ０ＮＩＯ〜Ｃ０Ｎ１３を介して同時に接続される最大
４枚のメモリカードに対し、次のような機能を有する。

すなわち、 （１）予め磁気ディスク装ＦｉｌＨＤＵに書き込まれた
オペレーティングシステム等のシステムプログラムや演
算処理に供されるデータ等を、メモリカードＭＣＯ〜Ｍ
Ｃ３に複写する。

（２）パーソナルコンピュータ等の演算結果としてメモ
リカードＭＣ０−ＭＣ３に書き込まれたデータ等を、磁
気ディスク装置ＨＤＵに転写する。

（３）メモリカードＭＣＯ〜ＭＣ３に所定の電源電圧を
与え、その記憶内容をリフレッシュさせる。

（４）メモリカードＭＣＯ〜ＭＣ３に所定の電源電圧を
与え、その二次電池ＢＡＴを充電する。

これらのことから、カードホルダＭＣＨのカードホルダ
制御部ＣＨＣとメモリカードＭＣＯ〜ＭＣ３との間には
、特に制限されないが、上記システムバス５−ＢＵＳの
アドレスバスに対応する２５ビツトのアドレス信号線Ａ
Ｏ〜Ａ２４と、データバスに対応する３２ビツトのデー
タ入出力線ＤＯ〜Ｄ３１が設けられる。また、システム
バス５ＢＵＳのコントロールバスに対応じて、クロンク
信号線ＣＬＫと４本のアドレスストローブ信号線ＡＳＯ
−ＡＳ３ならびにリードライト信号線Ｒ／Ｗ及びデータ
転送確認信号線ＤＴＡＣＫが設けられる。このうち、ア
ドレスストローブ信号ＡＳで〜ＡＳ３は、選択的に形成
され、これによってメモリカードＭＣＯ〜ＭＣ３が選択
的に指定される。カードホルダＭＣＨと各メモリカード
との間のインタフェースについては、上記パーソナルコ
ントロールのシステムバス５−ＢＵＳの場合ト同様であ
るため、その説明を割愛する。

カードホルダＭＣＨのカードホルダ電源部ＰＯＷＨは、
特に制限されないが、外部から供給される交流１００Ｖ
　（ＡＣＩ　００Ｖ）をもとに、上記電源電圧ｖｃｃｐ
及び接地電位ｖｓｓｐに相当する電源電圧ＶＣＣＨ及び
接地電位ＶＳＳＨを形成し、カードホルダ制御ＩＣＨＣ
ならびにメモリカードＭＣ０−ＭＣ３等に供給する。メ
モリカードＭＣＯ〜ＭＣ３では、上記電源電圧ＶＣＣＨ
及び接地電位ＶＳＳＨを動作電源として、カードホルダ
制御部ＣＨＣによるシステムプログラム及びデータ等の
転写及び複写あるいは記憶内容のリフレッシュ動作が実
行されるとともに、二次電池ＢＡＴの充電が並行して行
われる。

このように、メモリカードＭＣに対するシステムプログ
ラム等の書き込みや記憶内容の転写又はリフレッシュな
らびにその二次電池ＢＡＴの充電機能を有するカードホ
ルダＭＣＨを用意することで、メモリカードＭＣの管理
ならびに長期的な保管を確実にかつ効率良く実現できる
。

以上の本実施例に示されるように、この発明をパーソナ
ルコンピュータ等のディジタル処理装置とこれに用いら
れるメモリカード及びカードホルダに適用することで、
次のような作用効果が得られる。すなわち、 （１〉パーソナルコンピュータ等のディジタル処理装置
の主記憶装置及び補助記憶装置として、大容量の半導体
メモリを基本構成とする単一の記憶装置を用いることで
、ディジタル処理装置の記憶系統をＷｉ素化できるとい
う効果が得られる。

（２）上記（１）項において、記憶装置をカード形態と
し、パーソナルコンピュータ等に容易に接続し又は取り
外しできるようにすることで、パーソナルコンピュータ
等のシステムプログラム等を含む記憶系統を利用者又は
処理内容に対応じて専有化できるという効果が得られる
。

（３）上記（１）項及び（２）項により、利用者の処理
負担を軽減し、相応じてパーソナルコンピュータ等の使
用効率を高めることができるという効果が得られる。

（４）上記（１）項及び（２）項において、メモリカー
ドをダイナミック型ＲＡＭを基本として構成し、そのメ
モリアレイ部に供給される内部電源電圧の絶対値を２．
５Ｖ又はその近似値とすることで、メモリセルに必要と
される耐圧特性を引き下げ、言い換えるならばメモリセ
ルの小型化・高集積化を図りつつ、メモリカードの低消
費電力化を図ることができるという効果が得られる。

（５〉上記（１）項〜（４）項において、メモリセルの
情報蓄積ノードに対応する絶縁膜をタンタルオキサイド
（Ｔａ２０５）により構成することで、メモリセルの耐
圧特性を高め、その小型化・高集積化を推進できるとい
う効果が得られる。

（６）上記（５〉項において、メモリセルを、ＳＴＣ又
はＣＲＯＷＮ型メモリセメモリセルとで、メモリセルの
小型化・高集積化をさらに推進できるという効果が得ら
れるや （７）上記（１）項〜（６）項において、メモリカード
に外部から供給される電源電圧をもとに上記メモリセル
に対応した内部電源電圧を形成する降圧回路を設けるこ
とで、メモリカードに供給すべき電源電圧を単一化でき
るとともに、内部電源電圧を安定化できるという効果が
得られる。

（８）上記（１）項〜（７）項において、メモリカード
に二次電池を設け、メモｌ／カードがパーソナルコンピ
ュータ等の外部装置に接続されるとき、上記二次電池を
充電できる構成とすることで、電池の交換回数を少なく
し、利用者の利便を図ることができるという効果が得ら
れる。

（９）上記（８〉項において、メモリカードに、実質的
に上記二次電池と並列形態とされる太陽電池を設けるこ
とで、メモリカードがパーソナルコンピュータ等の外部
装置に接続されない場合における二次電池の負担を軽減
し、その使用期間を延長できるという効果が得られる。

（１０）上記（９）項において、メモリカードに供給さ
れる電源電圧又は内部電源電圧の絶対値を、上記二次電
池又は太陽電池の単位起電力の整数倍とすることで、メ
モリカードの電源部の構成を簡素化できるという効果が
得られる。

（１１）メモリカードを容易に接続し又は取り外しうる
構成とされ、その記憶内容を長期に保存しうるカードホ
ルダを用意することで、メモリカードを確実にかつ効率
的に保管できるという効果が得られる。

（１２）上記（１１）項において、カードホルダに、磁
気ディスク装置等の補助記憶装置を設け、またメモリカ
ードの記憶内容を上記補助記憶装置に転写する機能を持
たせることで、パーソナルコンピュータ等の演算結果と
してメモリカードに書き込まれたデータ等を、効率良く
かつ長期的に保持できるという効果が得られる。

（１３）上記（１１）項及び（１２）項において、カー
ドホルダに、上記補助記憶装置に格納されたオペレーテ
ィングシステム等のシステムプログラムや演算データ等
を複数のメモリカードに複写する機能を持たせることで
〜メモリカードの書き込み処理を効率化し、利用者の処
理負担を軽減できるという効果が得られる。

（１４）上記（１１）項〜（１３）項において、カード
ホルダに、メモリカードの二次電池を充電する機能を持
たせることで、メモリカードに対する転写又は複写処理
を実行しつつ、二次電池の充電を並行して実施し、利用
者の処理負担を軽減できるという効果が得られる。

（１５）上記（１１）項〜（１４）項において、カード
ホルダに、同時に複数のメモリカードを接続できるよう
にすることで、上記転写又は複写ならびに充電処理の効
率化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、パーソナルコンピュータは、複数のメモリカードを
接続しうるものであってもよいし、カードホルダとして
の機能をあわせ持つものであってもよい。パーソナルコ
ンピュータのシステム構成は任意であり、またデイスプ
レィ及びキーボードならびにプリンタ及びモデム装置等
の接続方法も、この実施例による制約を受けない。パー
ソナルコンピュータは、電源電圧ｖｃｃｐに対応する内
部電通を備えるものであってもよいし、電源電圧の極性
ならびにその絶対値は任意である。！８２図において、
パーソナルコンピュータは、特にノートランプトップ型
である必要はないし、各部の実装方法ならびにその位置
は任意である。第３図において、メモリカードに設けら
れるダイナミック型ＲＡＭの数は任意であるし、各ダイ
ナミック型ＲＡＭ及びメモリカードの記憶容量も制限さ
れない。また、メモリカドは、ダイナミック型ＲＡ　Ｍ
とともに、例えばリードオンリーメモリ等の半導体メモ
リを備えることもよい、この場合、例えばリードオンリ
ーメモリにシステムプログラムを記憶させることによっ
て、メモリカードに対して予めソフトウェアを組み込む
ことができる。リフレッシュ制御部ＲＦＣは、各ダイナ
ミック型ＲＡＭに個別に設けてもよい。また、二次電池
ＢＡＴ及び太陽電池５ＢＡＴは、その出力電圧を直接内
部電源電圧ＶＣＬとしてもよい。システムハス５−ＢＵ
Ｓならびにメモリカード内の信号構成については、種々
の実施例が考えられよう。第４図において、カードケー
スＣＣは、例えばモールド等によりカード本体と一体化
されるものであってもよいし、カードの形状ならびにそ
の具体的なレイアウトは任意である。

第５図において、ダイナミック型ＲＡＭのメモリアレイ
ＭＡＲＹは、複数のメモリマント又はサブメモリアレイ
からなるものであってもよい、また、ダイナミック型Ｒ
ＡＭに同時に人出力されるデータのビット数は任意であ
り、そのアドレス数も制限されない、第６図において、
ＭＯＳ　Ｆ　ＥＴＱ　１及びＱ２は、他のスインチ手段
に置き換えてもよい、また、二次電池ＢＡＴと太陽電池
５ＢＡＴとの間に、例えば充電回路ＣＨＧのようなバッ
ファ手段を設けることもよい。内部電源電圧ＶＣＬの絶
対値は、必ずしも２．５Ｖである必要はなく、その近似
値であってよい。メモリカード電源部ＰＯＷＭの具体的
な構成は、この実施例による制約を受けない。第８図及
び！Ｊ９図において、メモリセルの具体的な構造は任意
であるし、ＳＴＣ型又はＣＲＯＷＮ型以外の型上外セル
を使用することもよい。第１０図及び第１１図にδいて
、カードホルダＭＣＨは、１個のみあるいは５個以上の
メモリカードを接続するものであってよいし、上記説明
に示される以外の！８能を備えることもよい。カードホ
ルダＭＣＨに設けられる補助記憶装置は、磁気ディスク
装置以外のものであってもよいし、例えば磁気テープ装
置等を併用するものであってもよい、カードホルダＭＣ
Ｈの具体的な内部構成ならびにその実装方法については
、この実施例による制約を受けない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるパーソナルコンピュ
ータならびにそれに用いられるメモリカード及びカード
ホルダに通用した場合について説明したが、それに限定
されるものではなく、例えは、ワークステーションやワ
ードプロセッサ等の各種ディジタル処理装置に通用でき
るし、同様な構成とされる各種のメモリカード及びカー
ドホルダにも通用できる。本発明は、少なくとも記憶装
置を備えるディジタル処理装置ならびに半導体メモリを
基本構成とするメモリカード及びその保管手段に広く通
用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなＶら、パーソナルコンピュータ等のディジタル
処理装置の主記憶装置及び補助記憶装置を、そのメモリ
アレイ部に供給される内部電源電圧の絶対値が２．５■
又はその近似値とされる半導体メモリを基本とする大容
量のメモリカードにより構成し、そのメモリセルの情報
蓄積ノードに対応する砲縁膜を、比較的良好な耐圧特性
を有するタンクルオキザイドにより形成するとともに、
メモリカード内に充電可能な二次電池を設ける。また、
メモリカードの記憶内容をリフレッシュしあるいは内蔵
する補助記憶装置に転写して長期的に保存する機能や、
オペレーティングシステム等のシステムプログラムを上
記補助記憶装置からメモリカードに複写する機能ならび
にメモリカードの二次電池を充電する機能を有するカー
ドホルダを用意する。これにより、パーソナルコンピュ
ータ等の記憶系統を単一化しかつ利用者又は処理内容ご
とに専有化して、利用者の処理負担を軽減し、パーソナ
ルコンピュータ等の使用効率を高めることができる。そ
して、メモリカードの高集積化及び大容量化にあわせて
パーソナルコンピュータ等の低消費電力化を推進できる
とともに、メモリカードの記憶内容を効率的にかつ長期
的に保存することができる。

【図面の簡単な説明】

ｊ８１図は、この発明が通用されたパーソナルコンピュ
ータの一実施例を示すブロック図、第２図は、第１図の
パーソナルコンピュータの一実施例を示す外観構造図、 第３図は、この発明が通用されたメモリカードの一実施
例を示すブロック図、 第４図は、第３図のメモリカードの一実施例を示す外観
構造図、 第５図は、第３図のメモリカードのダイナミック型ＲＡ
Ｍの一実施例を示すブロック図、第６図は、第３図のメ
モリカードの電源部の一実施例を示す回路ブロック図、 第７図は、第５図のダイナミック型ＲＡＭのメモリアレ
イの一実施例を示す部分的な回路図、第８図は、第７図
のメモリアレイに含まれるメモリセルの第１の実施例を
示す断面構造図、＠９図は、第７図のメモリアレイに含
まれるメモリセルの第２の実施例を示す断面構造図、第
１０図は、この発明が適用されたカードホルダの一実施
例を示すブロック図、 第１１図は、８１０図のカードホルダの一実施例を示す
外観構造図である。 ＣＯＭ・・・パーソナルコンピュータ、ＣＰＵ・・・中
央処理装置、ＭＣ，ＭＣＯ〜ＭＣ３・・・メモリカード
、ＭＳ・・・主記憶装置、ＡＳ・・・補助記憶装置、Ｄ
ＰＹ・・・デイスプレィ装置、ＤＰＹＣ・・・デイスプ
レィ制御装置、ＫＢ・・・キーボード、ＫＢＣ−・・キ
ーボード制御装置、ＰＲＮＴ・・・プリンタ、ＰｆＣ・
・・パラレルＩ１０制御装置、ＭＯＤＥＭ・・・モデム
装置、ＳＴＣ・・・シリアルＩ１０制御装置、５−ＢＵ
Ｓ・・・システムハス、Ｃ０ＮＩ〜Ｃ０Ｎ３）Ｃ０ＮＩ
Ｏ〜Ｃ０Ｎ１３・・・コネクタ、Ｐ○ＷＵ・・・コンピ
ュータ電源ユニット、ＡＣＩｏｏ・・・交流１００Ｖ電
源。 ＰＢ・・・プリント基板、ＵＣ・・・上部ケース、ＬＣ
・・・下部ケース。 ＲＡＭ０Ｏ〜ＲＡＭ３３・・・ダイナミック型ＲＡＭ、
ＩＦＣ・・・インタフェース制御部、ＲＦＣ・・・リフ
レッシュ制御部、ＰＯＷＭ・・・メモリカード電源部、
ＢＡＴ・・・二次電池、５ＢＡＴ・・・太陽電池。 ＣＢ・・・カード基板、ＬＳＩＩ−ＬＳＩＩ８・−・大
規模集積回路、ＣＣ・・・カードケース、ＢＷ・・・太
陽電池用Ｆ５部。 ＭＡＲＹ・・・メモリアレイ、ＲＡＤ・・・ロウアドレ
スデコーダ、ＲＡＢ・・・ロウアドレスデコーダ、ＳＡ
・・・センスアンプ、Ｃ３Ｗ・・・カラムスイッチ、Ｃ
ＡＤ・・・カラムアドレスデコーダ、ＣＡＢ・・・カラ
ムアドレスバッファ、Ｉｌｏ・・・データ人出力回路、
ＴＧ・・・タイミング発生回路。 ＶＣＭ・・・電源モニタ回路、ＣＨＧ・・・充電回路、
ＶＣＤ・・・降圧回路、Ｒ１・・・高抵抗、Ｎｌ・・・
インバータ回路、Ｃ１〜Ｃ２・・・平滑用キャパシタ、
Ｑ１〜Ｑ２−・−ＰチャンネルＭＯ３ＦＥＴ。 Ｃｓ１＝Ｃｓ２・・・情報蓄積用キャパシタ、Ｑｓｌ〜
Ｑｓ２・・・アドレス選択用ＭＯ３ＦＥＴ１旦」・・・
相補ビット線、Ｗ　ｉ　−１＝　Ｗ　ｉ　＋２・・・ワ
ード線。 ＳＵＢ・・・半導体基板、Ｌ　ａ　−Ｌｃ・−・拡散層
、Ｓ１〜Ｓ２・・−ソース、Ｄｉ−Ｄ２・・・ドレイン
、Ｇ　１−０２・　・　・ゲート、ＰＬ・　・・プレー
ト、ＣＮ・・・情報Ｍ槓ノード電極、ＣＩ・・・情報蓄
積ノード絶縁膜。 ＭＣＨ・・・カードホルダ、ＰＯＷＨ・・・カードホル
ダ電源部、ＣＨＣ・・・カードホルダ制御部、ＨＤＵ・
・・磁気ディスク装置。 ＨＣ・・・カードホルダケース。

Claims (1)

1. 【特許請求の範囲】 １）半導体メモリからなりかつ主記憶装置及び補助記憶
   装置として機能する記憶装置を具備することを特徴とす
   るディジタル処理装置。 ２）上記主記憶装置及び補助記憶装置は、非階層記憶構
   造とされるものであることを特徴とする特許請求の範囲
   第１項記載のディジタル処理装置。 ３）上記記憶装置は、上記ディジタル処理装置に容易に
   接続し又は取り外しできる形態とされるものであること
   を特徴とする特許請求の範囲第１項又は第２項記載のデ
   ィジタル処理装置。 ４）上記記憶装置は、カード形態とされるものであるこ
   とを特徴とする特許請求の範囲第１項、第２項又は第３
   項記載のディジタル処理装置。 ５）上記記憶装置は、上記ディジタル処理装置の利用者
   及び処理内容に対応して専有化され、上記利用者又は処
   理内容に応じて選択的に上記ディジタル処理装置に接続
   されるものであることを特徴とする特許請求の範囲第１
   項、第２項、第３項又は第４項記載のディジタル処理装
   置。 ６）上記半導体メモリは、ダイナミック型ＲＡＭからな
   り、そのメモリアレイ部に供給される内部電源電圧の絶
   対値は、２．５ボルト又はその近似値とされるものであ
   ることを特徴とする特許請求の範囲第１項、第２項、第
   ３項、第４項又は第５項記載のディジタル処理装置。 ７）上記ディジタル処理装置は、電子計算機であること
   を特徴とする特許請求の範囲第１項、第２項、第３項、
   第４項、第５項又は第６項記載のディジタル処理装置。 ８）上記電子計算機は、容易に持ち運びできる形態とさ
   れるものであることを特徴とする特許請求の範囲第１項
   、第２項、第３項、第４項、第５項、第６項又は第７項
   記載のディジタル処理装置。 ９）少なくともそのメモリアレイ部に供給される内部電
   源電圧の絶対値が２．５Ｖ又はその近似値とされる半導
   体メモリを具備することを特徴とするメモリカード。 １０）上記メモリアレイを構成するメモリセルの情報蓄
   積ノードに対応する絶縁膜は、タンタルオキサイド（Ｔ
   ａ＿２Ｏ＿５）により構成されるものであることを特徴
   とする特許請求の範囲第９項記載のメモリカード。 １１）上記メモリセルは、スタックトキャパシタ型又は
   クラウン型メモリセルとされるものであることを特徴と
   する特許請求の範囲第９項又は第１０項記載のメモリカ
   ード。 １２）上記メモリカードは、電子計算機の主記憶装置及
   び補助記憶装置として使用されるものであることを特徴
   とする特許請求の範囲第９項、第１０項又は第１１項記
   載のメモリカード。 １３）上記メモリカードは、所定の電源電圧をもとに上
   記内部電源電圧を形成する降圧回路を備えるものである
   ことを特徴とする特許請求の範囲第９項、第１０項、第
   １１項又は第１２項記載のメモリカード。 １４）上記メモリカードは、それが上記電子計算機又は
   相当する外部装置に接続されないとき、上記電源電圧又
   は内部電源電圧を供給する二次電池を備えるものである
   ことを特徴とする特許請求の範囲第９項、第１０項、第
   １１項、第１２項又は第１３項記載のメモリカード。 １５）上記メモリカードは、上記二次電池と実質的に並
   列形態とされる太陽電池を備えるものであることを特徴
   とする特許請求の範囲第９項、第１０項、第１１項、第
   １２項、第１３項又は第１４項記載のメモリカード。 １６）上記電源電圧又は内部電源電圧の絶対値は、上記
   二次電池の単位起電力の整数倍とされることを特徴とす
   る特許請求の範囲第９項、第１０項、第１１項、第１２
   項、第１３項、第１４項又は第１５項記載のメモリカー
   ド。 １７）上記メモリカードは、所定のカードホルダに接続
   されることによりその記憶内容が長期的に保持されるも
   のであることを特徴とする特許請求の範囲第９項、第１
   ０項、第１１項、第１２項、第１３項、第１４項、第１
   ５項又は第１６項記載のメモリカード。 １８）メモリカードを容易に接続し又は取り外しうる構
   造とされ、その記憶内容を長期的に保持させうることを
   特徴とするカードホルダ。 １９）上記カードホルダは、上記メモリカードの記憶内
   容を転写し保持するための補助記憶装置を備えるもので
   あることを特徴とする特許請求の範囲第１８項記載のカ
   ードホルダ。 ２０）上記メモリカードは、電子計算機の主記憶装置及
   び補助記憶装置として使用されるものであって、上記カ
   ードホルダは、上記メモリカードに所定のプログラムを
   複写する機能を有するものであることを特徴とする特許
   請求の範囲第１８項又は第１９項記載のカードホルダ。 ２１）上記メモリカードは、二次電池を内蔵するもので
   あって、上記カードホルダは、上記二次電池を充電する
   機能を有するものであることを特徴とする特許請求の範
   囲第１８項、第１９項又は第２０項記載のカードホルダ
   。 ２２）上記カードホルダは、複数の上記メモリカードを
   接続しうるものであることを特徴とする特許請求の範囲
   第１８項、第１９項、第２０項又は第２１項記載のカー
   ドホルダ。