JPH03256108A - デジタルシステムのリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルシステムのリセット回路に係り、特に
、マイコンシステムの電源投入、しゃ断時に好適な回路
に関する。

〔従来の技術〕

従来の装置は、トランジスタ技術工９８９年１２月号Ｐ
４２８〜４３０に記載のように、一つのリセット発生回
路より、デジタルシステムのリセット回路を構成してい
た。

〔発明が解決しようとする課題〕

上記従来技術は、電源投入、しゃ断時の低い電圧レベル
でのリセット発生回路の動作について考慮されておらず
、最低動作電圧が高い場合、デジタルシステムが動作し
、マイクロプロセッサはリセット前のため、暴走すると
いう問題があった。

本発明の目的は、マイクロプロセッサが動作する前にリ
セット信号をマイクロプロセッサに入力し、マイクロプ
ロセッサの暴走を防止し、さらに、メモリへの誤まった
データの書き込みを防止することにある。

〔課題を解決するための手段〕

」二記目的を達成するために、本発明は最低動作電源電
圧の低いリセット発生回路である電圧監視ＩＣを設けた
。

また、マイクロプロセッサの暴走を防止するためには、
動作電源電圧の低い電圧監視ＩＣと動作電源電圧の高い
電圧監視ＩＣの出力を接続し、マイクロプロセッサのリ
セットに入力する様にした。

さらに、本発明は動作電源電圧の低い電圧監視ＩＣの出
力をメモリの電源投入、しゃ断に用い、メモリへの誤っ
たデータの書き込みを防止する様にした。

〔作用〕

動作電源電圧の低い電圧監視ＩＣは、電源投入時すぐに
、デジタルシステムが動作する前にリセット出力が得ら
れ、そのリセット出力によりデジタルシステム、あるい
は、マイクロプロセッサをリセットし、デジタルシステ
ムが正常動作する電圧になった後、リセットを解除する
。また、電源しゃ断時はデジタルシステムが正常動作で
きない電圧になるとリセット出力し、デジタルシステム
をリセットするように動作する。それによって、電源投
入、および、しゃ断時のデジタルシステムの不確実な動
作領域は確実にリセットされるようになるので誤動作す
ることがない。

〔実施例〕

第１図は本発明のリセット回路の一実施例を表わしたも
ので、電圧監視ＩＣＩと動作電源電圧の低い電圧監視Ｉ
Ｃ２の出力は接続され、マイクロプロセッサ３のリセッ
トに入力し、さらに、メモリ５のチップセレクトに入力
したリセットラインＬ６と、アドレスバスＬ９をデコー
ドするデコード回路４とそのデコード出力Ｌ８をメモリ
のチップセレクトに接続し、マイクロプロセッサ３とメ
モリ５がデータバスＬ７で接続されている。

第１図の回路のリセットタイミングを第３図に示す。電
源電圧立上り時は電圧監視ＩＣＩの動作− はマイクロプロセッサの動作可能電圧点■を超えたあと
にリセットが出力される。動作電源電圧の低い電圧監視
ＩＣ２は０点に達する以前にリセットが出力される。こ
れによりリセットラインＬ６は、電圧監視工Ｃ１と２の
出力のＯＲ論理となる。

本実施例によればマイクロプロセッサが動作する以前に
リセットされ、マイクロプロセッサの暴走を防止する効
果がある。

第２図は本発明のリセット回路の一実施例を表わしたも
ので、電圧監視ＩＣＩの出力をマイクロプロセッサ３の
リセット入力端子に接続し、電圧監視ＩＣ２の出力はメ
モリ５の電源の投入、しゃ断に用いている。

第２図の回路のリセットタイミングを第４図に示す。電
源電圧立上り時は電圧監視ＩＣ１の動作はマイクロプロ
セッサの動作可能電圧点■を超えたあとにリセットが出
力される。動作電源電圧の低い電圧監視ＩＣ２は０点に
達する以前にリセットが出力される。これにより、マイ
クロプロセッサは■点を超え、リセットがＬｏｔａにな
るまでの期間、暴走する可能性があるが、電圧監視ＩＣ
２のリセットにより、マイクロプロセッサのリセット前
の動作領域ではメモリの電源が供給されないため、誤っ
たデータを書き込みはない。電圧監視工Ｃ２のリセット
が解除された時はすでにマイクロプロセッサはリセット
入力があり、従ってマイクロプロセッサの暴走はない。

また、電源しゃ断時は電源電圧監視ＩＣＩによりマイク
ロプロセッサをリセットしたあと、０点を超える立上り
が生じるが、電圧監視ＩＣ２のリセットによりメモリの
電源が供給されていないため、マイクロプロセッサの暴
走によるメモリへの誤ったデータの書込みは起こらない
。

また、アドレスデコード後のデコード出力Ｌ８は電圧監
視■Ｃ１のリセット出力とＡＮＤ論理回路を構成し、そ
の出力をメモリのチップセレクト及びライトイネーブル
端子に接続している。これにより電圧低下による電圧監
視ＩＣ１のリセットが出力され、電圧監視ＩＣ２のリセ
ットが出力されない場合のメモリへの書き込みは禁止さ
れる。

このため、マイクロプロセッサがリセット状態でバスが
ハイインピーダンスの時の外来ノイズによるメモリへの
誤ったデータの書込みを防ぐことができる。また、電源
供給後のアクセスタイムが長いメモリ等に対して、充分
なアクセスタイムを確保することができる。

さらに、第２図では電圧監視ＩＣ２の出力でメモリの電
源を投入、しゃ断しているが、これをメモリのコントロ
ール信号であるチップイネーブル、あるいは、ライトイ
ネーブルなどをコントロールしても同様の効果が得られ
る。

〔発明の効果〕

本発明によれば低い電圧でデジタルシステムをリセット
できるので、電源電圧の立上りおよび立下り時の誤動作
を防ぐことができる。また、動作電圧の低い電圧監視Ｉ
Ｃのリセット出力でメモリの書き込みを防ぐことにより
、マイクロプロセッサのリセット後の誤動作を防ぐこと
ができる。

【図面の簡単な説明】

第１図と第２図は本発明の一実施例のブロック図、第３
図は第工図のリセットタイミングの説明図、第４図は第
２図のリセットタイミングの説明図を示す。 １・・電圧監視ＩＣＩ、２・・・電圧監視ＩＣ２，３・
・マイクロプロセッサ、４・・・デコード回路、５・・
・メモリ、Ｌ６・・・リセット信号、Ｌ７・・・データ
バス、７

Claims (1)

1. 【特許請求の範囲】 １、電気検出手段と、前記電圧検出手段の出力によりリ
   セット信号を発生するリセット信号発生手段とよりなる
   リセット発生回路と、前記リセット発生回路の出力で初
   期状態となるデジタルＩＣより成るデジタルシステムに
   おいて、 前記電圧検出手段あるいは前記リセット信号発生手段の
   少なくともどちらか一方を複数個設けたことを特徴とす
   るデジタルシステムのリセット回路。 ２、請求項１において、複数個設けた前記電圧検出手段
   の検出電圧が異なるデジタルシステムのリセット回路。 ３、請求項１において、複数個設けた前記リセット信号
   発生手段のリセット信号のパルス幅が異なるデジタルシ
   ステムのリセット回路。 ４、請求項１において、複数個設けた前記リセット発生
   回路の動作電源電圧が異なるデジタルシステムのリセッ
   ト回路。